CN112162193A - 多路地址寄存器、探针卡、可寻址测试芯片、系统及方法 - Google Patents

Abstract

本发明提供了一种多路地址寄存器，包括计数器逻辑、移位器逻辑、多路复用器、选择寻址模块和时钟边沿触发器；所述多路复用器至少设有两个；所述时钟边沿触发器设有多个，包括：第一时钟边沿触发器用于接收地址信号，第二时钟边沿触发器用于接收寻址方式选择信号，第三时钟边沿触发器用于接收辅助数据。本发明还提供可寻址测试芯片及探针卡，具有本发明的多路地址寄存器，能支持更多的寻址方式，利于节约成本和提高寻址效率；本发明还提供的测试系统，采用本发明的探针卡或可寻址测试芯片，在测试应用中兼顾测试精度，稳定性好，效率高，成本低。本发明的一种测试方法基于本发明的测试系统，优化了测试工作效率，利于推广。

Description

多路地址寄存器、探针卡、可寻址测试芯片、系统及方法

技术领域

本发明属于芯片设计制造技术领域，具体涉及一种多路地址寄存器、探针卡、支持选择性寻址的高密度可寻址测试芯片及其测试方法与测试系统。

背景技术

随着集成电路的设计规模不断扩大，单一芯片上的电子器件密度越来越大，则电子器件的特征尺寸越来越小，同时集成电路工艺流程包含着很多复杂的工艺步骤，每一步都有特定的工艺制造偏差，从而导致了集成电路芯片的成品率降低。在可制造性设计的背景下，为了提高集成电路产品的成品率，缩短成品率成熟周期，业界普遍采用基于特殊设计的测试芯片的测试方法，通过对测试芯片的测试来获取制程和设计良率改善所必须的数据。

短程测试芯片和可寻址测试芯片是集成电路芯片制造过程中经常采用的两种测试芯片类型。短程测试芯片因其生产周期短、测试灵活、测试精度高而得到广泛的应用。但是，在传统的短程测试芯片中，各个待测器件的各个端子需要单独的连接到终端焊盘上，因此每个待测器件需要连接两个或多个焊盘，这些待测器件与焊盘有可能放置在同一层上，也可能待测器件的连接端子经过一层接触孔与焊盘层上的焊盘一一对应相连接，导致其面积利用率特别低。可寻址测试芯片为待测器件配置一个可寻址电路，利用译码器和开关选择电路实现了多个测试结构共用焊盘的目的。

可寻址电路中的地址信号是由外部电学设备提供的行走信号经过译码器转化而来的。目前产生选址信号的方法有直接使用测试仪器中的源测量单元提供选址信号，通过控制源测量单元的信号状态产生不同的选址信号，信号通过探针卡传输到待测器件的可寻址电路中。这种方法需要通过人工或者计算机控制源测量单元产生的信号，在测试前均需要人工或计算机编辑好算法，通过调整源测量单元供电以达到选择测试器件的目的。这种方法中编辑算法过程繁琐，并且在切换待测器件过程中需要进行指令运行调试，占用了大量的测试时间，浪费人力、时间成本，测试效率很低。

在专利“一种可寻址测试芯片测试系统（201721911051.5）”中，公开了使用函数发生器与多用地址寄存组合产生地址信号，代替原有的源测量单元产生地址信号。该种多用地址寄存器具有计数器和移位寄存器两种功能，可以支持两种寻址方式：(1)连续寻址，此方式每一次地址都增加1，能够产生连续地址信号，是实现连续快速测量的核心；(2)定点寻址，此方式通过特定的通信协议，将所需要的地址传输到芯片中，此方式可以任意更改芯片中的地址，但每次只能更改一个地址，如果要定点到任意100个地址时，则需要执行定点寻址100次，效率会开始下降。

另一方面，普通的可寻址电路所能够测量的器件较少，测量也必须是逐个扫描进行测量，满足不了先进工艺下的高密度器件的快速测量要求，不能在百万级至上亿级的器件中快速定位出缺陷位置和类型。

发明内容

本发明是为了解决上述部分或全部问题而进行的，目的在于提供一种能在保留现有的连续寻址方式和定点寻址方式的基础上，扩展支持选择性寻址方式的多路地址寄存器、探针卡、高密度可寻址测试芯片及其测试方法和测试系统。

本发明提供一种多路地址寄存器，包括计数器逻辑、移位器逻辑、多路复用器、选择寻址模块和时钟边沿触发器；所述计数器逻辑至少包括第一计数器逻辑；所述多路复用器至少设有两个，设为第一多路复用器和第二多路复用器；所述时钟边沿触发器设有多个，包括：若干个第一时钟边沿触发器、若干个第二时钟边沿触发器和若干个第三时钟边沿触发器；所述第一时钟边沿触发器用于接收地址信号，所述第二时钟边沿触发器用于接收寻址方式选择信号，所述第三时钟边沿触发器用于接收辅助数据；所述选择寻址模块能实现：判断接收的当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1并作为下一个地址信号输出；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输出；所述多路地址寄存器的输入端口包括：复位信号端口RST、时钟信号端口CLK、移位寄存使能端口SE和移位寄存输入端口SI；其中：所述时钟边沿触发器的输入端D连接到所述第一多路复用器的输出端，时钟边沿触发器的输入端R连接到复位信号端口RST，时钟边沿触发器的输入端CK连接到时钟信号端口CLK；第一时钟边沿触发器的输出端Q和第二时钟边沿触发器的输出端Q分别连接到所述多路地址寄存器的输出端口；所述移位器逻辑的输入端连接到移位寄存输入端口SI和时钟边沿触发器的输出端Q；所述第一计数器逻辑的输入端连接到所述第一时钟边沿触发器的输出端Q；所述选择寻址模块的输入端连接到所述第一时钟边沿触发器的输出端Q和第三时钟边沿触发器的输出端Q；所述第二多路复用器的输入端连接到第一计数器逻辑的输出端、选择寻址模块的输出端和第二时钟边沿触发器的输出端Q；所述第一多路复用器的输入端连接到移位寄存使能端口SE、移位器逻辑的输出端和第二多路复用器的输出端。

较好的一种实施情况中，所述多路地址寄存器的输出端口包括地址信号端口addr和数据类型端口GB；所述地址信号端口addr连接到第一时钟边沿触发器的输出端Q；所述数据类型端口GB连接到第二时钟边沿触发器的输出端Q。所述地址信号端口addr用于输出地址信号，所述数据类型端口GB用于输出地址信号端口addr输出的地址信号的数据类型。

其中优选的一个实施例里，所述多路地址寄存器的输出端口还包括辅助调试端口AUX，辅助调试端口AUX连接到第一时钟边沿触发器的输出端Q，用于进行地址验证。

在一个有利的实施中，所述多路地址寄存器至少支持两种连续寻址方式：传统连续寻址方式和选择性连续寻址方式。所述传统连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，通过所述第一计数器逻辑将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器。所述选择性连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，利用第三时钟边沿触发器接收的辅助数据为选择表；所述选择表中存储有地址区域是否需要寻址的信息，根据该信息确认当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输入所述第二多路复用器。选择使用上述其中一种连续寻址方式的具体实现方式是通过所述第二时钟边沿触发器接收寻址方式选择信号并传递至第二多路复用器，第二多路复用器根据该寻址方式选择信号确定使用相应的一种连续寻址方式，并将这种连续寻址方式产生的下一个地址信号进行输出。

其中较有利的一个实施中，针对选择表，预先定义最小寻址区域的大小；根据选择表中的数据是0或者1，来依次定义每个最小寻址区域大小的地址区域是否需要寻址。

另一个有利的实施中，所述多路地址寄存器还包括格雷码编码器和格雷码解码器；所述计数器逻辑还包括第二计数器逻辑；所述格雷码解码器的输入端连接到第一时钟边沿触发器的输出端Q，其输出端连接到所述第二计数器逻辑的输入端；所述格雷码编码器的输入端连接到所述第二计数器逻辑的输出端，其输出端连接到第二多路复用器的输入端。在这个设计中，所述多路地址寄存器还包括了格雷码编码器和格雷码解码器，就能够对地址信号进行二进制码和格雷码的转换。

还有一个有利的实施中，所述多路地址寄存器至少支持三种连续寻址方式：传统连续寻址方式、选择性连续寻址方式和格雷码连续寻址方式。所述传统连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，通过所述第一计数器逻辑将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器。所述选择性连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，利用第三时钟边沿触发器接收的辅助数据为选择表；所述选择表中存储有地址区域是否需要寻址的信息，根据该信息确认当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输入所述第二多路复用器。所述格雷码连续寻址方式是利用所述第一时钟边沿触发器接收格雷码的当前地址信号，先通过所述格雷码解码器对接收的当前地址信号进行解码成二进制地址信号，然后利用第二计数器逻辑将二进制地址信号+1，再利用格雷码编码器重新编码成格雷码信号作为下一个地址信号输入所述第二多路复用器。选择使用上述其中一种连续寻址方式的具体实现方式是通过所述第二时钟边沿触发器接收寻址方式选择信号并传递至第二多路复用器，第二多路复用器根据该寻址方式选择信号确定使用相应的一种连续寻址方式，并将这种连续寻址方式产生的下一个地址信号进行输出。

这其中较有利的一个实施中，针对选择表，预先定义最小寻址区域的大小；根据选择表中的数据是0或者1，来依次定义每个最小寻址区域大小的地址区域是否需要寻址。

可行的一个做法中，所述第一计数器逻辑和第二计数器逻辑能利用控制逻辑采用同一个计数器逻辑实现功能。

在一个有利的实施中，通过设置不同数量的第一时钟边沿触发器、第二时钟边沿触发器和第三时钟边沿触发器，定义第二时钟边沿触发器接收的寻址方式选择信号，以及定义所需的第三时钟边沿触发器接收的辅助数据，实现多路地址寄存器的寻址方式扩展。

还有一个具体的实施中，所述多路地址寄存器中，所述第二时钟边沿触发器至少设置有2个，至少能接收4种不同的寻址方式选择信号，并为每种寻址方式确定对应的寻址方式选择信号。

具体一个实施情况中，所述多路地址寄存器采用32位寄存器，其中所述第一时钟边沿触发器设置有20个，第二时钟边沿触发器设置有2个，第三时钟边沿触发器设置有10个；并设置第二时钟边沿触发器接收的4种寻址方式选择信号，当寻址方式选择信号为00时，选用传统连续寻址方式；当寻址方式选择信号为01时，选用格雷码连续寻址方式；当寻址方式选择信号为10时，选用选择性连续寻址方式；当寻址方式选择信号为11时的寻址方式未设置，能对寻址方式选择信号为11时的寻址方式进行自定义，实现寻址方式扩展。

本发明还提供了一种探针卡，集成有上述多路地址寄存器。多路地址寄存器被集成在探针卡上，不受集成电路制造工艺的影响，使多路地址寄存器性能稳定，保证测试精度。

本发明还提供了一种支持选择性寻址的高密度可寻址测试芯片，包括寻址电路、开关电路、若干待测器件、若干焊盘和上述的多路地址寄存器；所述寻址电路的输入端连接到所述多路地址寄存器的输出端口，寻址电路的输出端连接到开关电路的控制端，以通过开关电路控制选定的待测器件与测试信号线连通测试；所述若干焊盘至少包括若干电源接入焊盘、若干地址焊盘和若干测试信号焊盘；所述地址焊盘连接到所述多路地址寄存器；所述测试信号焊盘连接测试信号线。

在一种可行的实施中，所述寻址电路包括行地址译码器和列地址译码器；所述开关电路包括行开关电路和列开关电路；所述行地址译码器与行开关电路相连，用于控制行开关电路选定待测器件的所在行；所述列地址译码器与列开关电路相连，用于控制列开关电路选定待测器件的所在列。测试时，行地址译码器输出地址信号以控制行开关电路中的开关通断状态，选择待测器件所在的行，列地址译码器输出地址信号以控制列开关电路中的开关通断状态，选择待测器件所在的列，待测器件被唯一确定导通，测试信号可以顺利进入待测器件进行检测。

本发明也提供了一种测试系统，包括测试仪器、探针卡、可寻址测试芯片和上述的多路地址寄存器；所述多路地址寄存器集成在所述探针卡上或者集成在所述可寻址测试芯片上；所述可寻址测试芯片包括寻址电路、开关电路、若干待测器件和若干焊盘；测试仪器与可寻址测试芯片通过探针卡相连并构成测试通路，且多路地址寄存器与可寻址测试芯片中的寻址电路连接，该多路地址寄存器能根据测试仪器的输入信号向寻址电路传递地址信号。

本发明同时还提供一种测试方法，利用前述的测试系统进行测试，包括如下步骤：测试仪器将产生的复位信号、时钟信号、移位寄存使能信号和移位寄存输入信号输入到所述多路地址寄存器中；可寻址测试芯片中的每个待测器件均有不同的地址位，通过对可寻址测试芯片中各个地址位待测器件的选定，测试仪器对每个被选定的待测器件进行测试。

本发明带来的有益效果有：本发明所提供的一种多路地址寄存器，在支持定点寻址的基础上，还支持传统连续寻址方式、选择性连续寻址方式和格雷码连续寻址方式，并能支持后续扩展自定义的连续寻址方式。

本发明提供的一种探针卡，集成有本发明的多路地址寄存器。因为探针卡的制造成本低、制造技术稳定成熟，不受集成电路制造工艺的影响，使多路地址寄存器性能稳定，保证测试精度；同时探针卡与测试芯片不同的是可以循环利用，节省芯片测试和生产成本。

本发明提供的一种支持选择性寻址的高密度可寻址测试芯片，包括本发明的多路地址寄存器，在支持传统连续寻址方式和定点寻址方式的基础上，还至少能支持选择性连续寻址方式和格雷码连续寻址方式供配置选择，应用更灵活，兼顾提高测试效率和测试稳定性。

本发明提供的一种测试系统，本发明的多路地址寄存器集成在可寻址测试芯片或者探针卡上，在测试应用中具有上述优势。

本发明提供的一种测试方法，基于上述测试系统，有利于提高测试的灵活性和效率。

附图说明

图1是本发明一实施例的多路地址寄存器的示意图。

图2是图1中“next address calculation”的示意图。

图3是本发明实施例中32位多路地址寄存器的示意图。

图4是本发明另一实施例的高密度可寻址测试芯片的示意图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，以下实施例结合附图对本发明的多路地址寄存器、探针卡、支持选择性寻址的高密度可寻址测试芯片及其测试系统和可寻址测试方法作具体阐述。以下附图中为了便于显示，有些部件仅显示一个作为示意说明，并不能以附图中显示的部件数量来限定实际可能的数量。

如图1和图2所示，本发明一个实施例的多路地址寄存器，包括计数器逻辑、移位器逻辑shifter logic、多路复用器mux、选择寻址模块、格雷码编码器gray encode、格雷码解码器gray decode和时钟边沿触发器。所述计数器逻辑包括第一计数器逻辑和第二计数器逻辑。多路复用器mux包括第一多路复用器mux和第二多路复用器mux。所述时钟边沿触发器设有多个，包括：若干个第一时钟边沿触发器、若干个第二时钟边沿触发器和若干个第三时钟边沿触发器；所述第一时钟边沿触发器用于接收地址信号address，所述第二时钟边沿触发器用于接收寻址方式选择信号mode ctrl，所述第三时钟边沿触发器用于接收辅助数据aux data。所述选择寻址模块能实现：判断接收的当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1（可利用计数器逻辑实现）并作为下一个地址信号输出；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输出。所述多路地址寄存器的输入端口包括复位信号端口RST、时钟信号端口CLK、移位寄存使能端口SE和移位寄存输入端口SI；所述多路地址寄存器的输出端口包括地址信号端口addr和数据类型端口GB，地址信号端口addr用于输出地址信号，所述数据类型端口GB用于输出地址信号端口addr输出的地址信号的数据类型。

该多路地址寄存器的内部连接关系具体如下：所述时钟边沿触发器的输入端D连接到所述第一多路复用器mux的输出端，输入端R连接到复位信号端口RST，输入端CK连接到时钟信号端口CLK；第一时钟边沿触发器的输出端Q连接到所述多路地址寄存器的地址信号端口addr，第二时钟边沿触发器的输出端Q连接到所述多路地址寄存器的数据类型端口GB；所述移位器逻辑的输入端连接到移位寄存输入端口SI和时钟边沿触发器的输出端Q；所述第一计数器逻辑的输入端连接到所述第一时钟边沿触发器的输出端Q；所述选择寻址模块的输入端连接到所述第一时钟边沿触发器的输出端Q和第三时钟边沿触发器的输出端Q；所述格雷码解码器的输入端连接到第一时钟边沿触发器的输出端Q；所述第二计数器逻辑的输入端连接到格雷码解码器的输出端；所述格雷码编码器的输入端连接到所述第二计数器逻辑的输出端；所述第二多路复用器mux的输入端连接到第一计数器逻辑的输出端、选择寻址模块的输出端、格雷码编码器的输出端和第二时钟边沿触发器的输出端Q；第一多路复用器mux的输入端连接到移位寄存使能端口SE、移位器逻辑的输出端和第二多路复用器mux的输出端。

具体实施例中所述多路地址寄存器的输出端口还包括辅助调试端口AUX，辅助调试端口AUX连接到第一时钟边沿触发器的输出端Q，用于进行地址验证。比如连接到作为最低地址位的第一时钟边沿触发器的输出端Q，用于进行最低位地址验证。

一个具体实施例中，所述第一计数器逻辑和第二计数器逻辑能利用控制逻辑采用同一个计数器逻辑实现功能。比如再添加一个多路复用器，通过控制输入至该多路复用器的哪一路信号输出至计数器逻辑，来实现同一个计数器逻辑完成所需功能。

这个实施例中的多路地址寄存器，支持至少四种寻址方式：定点寻址方式、传统连续寻址方式、选择性连续寻址方式和格雷码连续寻址方式。定点寻址方式不再累述。如图2所示，传统连续寻址方式、选择性连续寻址方式和格雷码连续寻址方式这三种连续寻址方式，下一个地址信号的计算过程next address calculation具体如下：从左侧数据输入（当前地址信号address，辅助数据aux data，和寻址方式选择信号mode ctrl）到右侧数据输出下一个地址信号next address，总共有三条数据通路，分别对应：传统连续寻址方式（binary mode），格雷码连续寻址方式（gray mode）和选择性连续寻址方式（selectivemode）。三条数据通路最终送到第二多路复用器mux，由第二多路复用器mux根据寻址方式选择信号mode ctrl决定哪一路的数据会输出。

1）传统连续寻址方式（binary mode）中，二进制的当前地址信号address每次都增加1作为下一个地址信号输至第二多路复用器mux。

2）格雷码连续寻址方式(gray mode)中，当前地址信号address是经过格雷码编码的，因此需要先进行格雷码的解码，使之变成二进制地址信号再加1，最后再重新将其编码成格雷码作为下一个地址信号输至第二多路复用器mux。

值得说明的是，对比传统连续寻址方式，格雷码连续寻址方式的地址信息经过格雷码编码。格雷码的特点是：前后两个数字的表达有且仅有一位数据不同，以0~15的二进制码和格雷码为例。

如上例，在二进制码中，前后数字存在多位数据改变的现象，如数字7变到8时，二进制码中总共有4位改变：第1位0变1，第2~4位1变0。而在格雷码中，7变到8仅在第1位0变1。实际上，格雷码中，任意两个相邻数字之间，数据改变的位数仅为1。格雷码的这一特点，在该多路寄存器被用于测试芯片中时，能极大地提高芯片的稳定性。芯片的稳定性一般和其中存储数据的变化程度呈反比，即：芯片中的数据改变得越频繁越多，其稳定性越低；改变得越少，其稳定性越高。其原因是，数据在改变过程中，会对电源产生一次的冲击，如0变1时，会在瞬间有很大的电流从电源流到地，这些冲击会对电源本身产生一点的影响，这些影响越大，则芯片工作异常的可能性越高，即稳定性变低。因为格雷码的两个相邻数字之间仅有1位改变，所以在格雷码连续寻址中，其稳定性会非常高；而基于测试芯片多用于稳定性不高的工艺的这一事实，提高其稳定性是有积极意义的。

3）选择性连续寻址方式（selective mode），当前地址信号address为二进制信号，辅助数据aux data为选择表，针对选择表预先定义最小寻址区域的大小，根据选择表中的数据是0或者1，来依次定义每个最小寻址区域大小的地址区域是否需要寻址，即选择表中标记了哪一些地址区域是需要寻址进行测试的，哪一些地址区域是需要跳过的。在选择性连续寻址方式中，会根据选择表，确认当前地址是否属于需要寻址的地址区域：若当前地址属于待寻址的地址区域，则地址+1作为下一个地址信号输至第二多路复用器mux；若当前地址不属于待寻址的地址区域，则跳过该地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输至第二多路复用器mux。

值得说明的是，若所希望的测试区域分为几块，每块里地址连续，但块与块之间的地址不连续，此时若采用传统连续寻址方式，因其地址信息的改变永远是单向每次增加1，则传统连续寻址的效率就会变低。例如：所希望测试的区域有三块，三块的地址范围分别为：0x0000 ~ 0x3FFF, 0x10000 ~ 0x13FFF, 0x20000 ~ 0x23FFF，三块地址间隔的范围比地址本身范围要大，因此使用传统连续寻址效率不高。以上述三块地址范围为例，待寻址区域分为三块，分别为：0x0000 ~ 0x3FFF, 0x10000 ~ 0x13FFF, 0x20000 ~ 0x23FFF；若最小寻址区域的大小为0x4000（即128x128，这个大小与测试芯片中的array大小一致），则选择表中的数据与地址区域对应可参考下表。

上例中，选择表数据为10位（可扩展），选择表中的1表示对应的地址范围需要寻址，0表示对应的地址范围不寻址。按此表中的数据配置之后，寻址过程如下。

0x0000 ~ 0x3FFF ：在寻址范围内，因此连续寻址。

0x4000：发现不在寻址范围内，跳过此区域。

0x8000 ：仍然不在寻址范围内，跳过此区域。

0xC000 ：仍然不在寻址范围内，跳过此区域。

0x10000 ~ 0x13FFF：在寻址范围内，开始连续寻址。

0x14000：发现不在寻址范围内，跳过此区域。

0x18000：仍然不在寻址范围内，跳过此区域。

0x1C000：仍然不在寻址范围内，跳过此区域。

0x20000 ~ 0x23FFF：在寻址范围内，开始连续寻址。

0x24000：发现不在寻址范围内，跳过此区域。

0x28000：超出地址空间，地址无意义。

以上示例说明是为了便于更容易理解，并不因此而限定本发明。

在具体的应用中，通过设置不同数量的第一时钟边沿触发器、第二时钟边沿触发器和第三时钟边沿触发器，定义第二时钟边沿触发器接收的寻址方式选择信号，以及定义所需的第三时钟边沿触发器接收的辅助数据，可实现多路地址寄存器的寻址方式扩展。

下面以32位地址寄存器为例，对本发明的多路地址寄存器进行具体介绍，但不以任何方式限制本发明。

结合参考图2，如图3所示，本发明实施例中的多路地址寄存器是32位寄存器（32-bit register），包括20个第一时钟边沿触发器、2个第二时钟边沿触发器和10个第三时钟边沿触发器，即32 个地址位中，只有其中的低20位（19:0）是地址信号address；中间2位（21:20）是寻址方式选择信号mode ctrl，本实施例中设定当其为00时，多路地址寄存器工作在传统连续寻址方式；当其为01时，多路地址寄存器工作在格雷码连续寻址方式（最稳定的寻址方式，一般在连续寻址方式不稳定时采用）；当其为10时，多路地址寄存器工作在选择性连续寻址方式中，此时高10位（31:22）的辅助数据aux data被用作选择表（其它寻址方式下，高10位数据无意义）。未定义寻址方案选择信号为11时的寻址方式，信号11是为将来扩展更多寻址方式预留的，通过自定义，可以实现支持选择性寻址的高密度可寻址测试芯片的寻址方式扩展。

如图4所示，基于上述多路地址寄存器，公开一种支持选择性寻址的高密度可寻址测试芯片，包括寻址电路、开关电路、若干待测器件DUT、若干焊盘和上述多路地址寄存器。所述寻址电路的输入端连接到所述多路地址寄存器的地址信号端口addr和数据类型端口GB，寻址电路的输出端连接到开关电路的控制端，以通过开关电路控制选定的待测器件与测试信号线连通测试。所述若干焊盘至少包括：若干电源接入焊盘，如VSS焊盘、VDD焊盘等；若干地址焊盘，如RST焊盘、SI焊盘、AUX焊盘、CLK焊盘、SE焊盘等；和若干测试信号焊盘，如T1焊盘、T2焊盘、T3焊盘、T4焊盘等。所述地址焊盘连接到所述多路地址寄存器；所述测试信号焊盘连接测试信号线。

本实施例中，开关电路包括行开关电路和列开关电路，寻址电路包括行地址译码器和列地址译码器；行地址译码器与行开关电路相连，用于控制行开关电路选定待测器件的所在行；列地址译码器与列开关电路相连，用于控制列开关电路选定待测器件的所在列。测试时，行地址译码器输出地址信号以控制行开关电路中的开关通断状态，选择待测器件所在的行，列地址译码器输出地址信号以控制列开关电路中的开关通断状态，选择待测器件所在的列，当待测器件被唯一确定导通，测试信号可以顺利进入待测器件进行检测。

基于上述多路地址寄存器，本发明还公开一种探针卡的实施例，探针卡上集成有前述多路地址寄存器。不受集成电路制造工艺的影响，使多路地址寄存器性能稳定，保证测试精度。

基于上述多路地址寄存器，公开一种测试系统，公开包括测试仪器、探针卡、可寻址测试芯片和前述多路地址寄存器；所述多路地址寄存器集成在所述探针卡上或者集成在所述可寻址测试芯片上。所述可寻址测试芯片包括寻址电路、开关电路、若干待测器件和若干焊盘。测试仪器与可寻址测试芯片通过探针卡相连并构成测试通路，且多路地址寄存器与可寻址测试芯片中的寻址电路连接，该多路地址寄存器能根据测试仪器的输入信号向寻址电路传递地址信号。本实施例中，该测试系统能提供传统连续寻址方式、选择性连续寻址方式和格雷码连续寻址方式这三种连续寻址方式供配置选择，在实际应用中根据不同的场景能更灵活的使用，且有效发挥各种寻址方式的优势以得到更有利的测试效率和测试稳定性。

利用上述的测试系统进行测试的一个实施例中，包括如下步骤：测试仪器将产生的复位信号、时钟信号、移位寄存使能信号和移位寄存输入信号输入到所述多路地址寄存器中；可寻址测试芯片中的每个待测器件DUT均有不同的地址位，通过对可寻址测试芯片中各个地址位待测器件DUT的选定，测试仪器对每个被选定的待测器件DUT进行测试。

由上述可以了解本发明实现了预期的有益效果。上述实施方式为本发明的优选案例，并不用来限制本发明的保护范围。另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的组件或操作而已，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。

Claims (13)

1.一种多路地址寄存器，其特征在于：包括计数器逻辑、移位器逻辑、多路复用器、选择寻址模块和时钟边沿触发器；

所述计数器逻辑至少包括第一计数器逻辑；

所述多路复用器至少设有两个，设为第一多路复用器和第二多路复用器；

所述时钟边沿触发器设有多个，包括：若干个第一时钟边沿触发器、若干个第二时钟边沿触发器和若干个第三时钟边沿触发器；所述第一时钟边沿触发器用于接收地址信号，所述第二时钟边沿触发器用于接收寻址方式选择信号，所述第三时钟边沿触发器用于接收辅助数据；

所述选择寻址模块能实现：判断接收的当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1并作为下一个地址信号输出；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输出；

所述多路地址寄存器的输入端口包括：复位信号端口RST、时钟信号端口CLK、移位寄存使能端口SE和移位寄存输入端口SI；

其中：

所述时钟边沿触发器的输入端D连接到所述第一多路复用器的输出端，时钟边沿触发器的输入端R连接到复位信号端口RST，时钟边沿触发器的输入端CK连接到时钟信号端口CLK；第一时钟边沿触发器的输出端Q和第二时钟边沿触发器的输出端Q分别连接到所述多路地址寄存器的输出端口；

所述移位器逻辑的输入端连接到移位寄存输入端口SI和时钟边沿触发器的输出端Q；

所述第一计数器逻辑的输入端连接到所述第一时钟边沿触发器的输出端Q；

所述选择寻址模块的输入端连接到所述第一时钟边沿触发器的输出端Q和第三时钟边沿触发器的输出端Q；

所述第二多路复用器的输入端连接到第一计数器逻辑的输出端、选择寻址模块的输出端和第二时钟边沿触发器的输出端Q；

所述第一多路复用器的输入端连接到移位寄存使能端口SE、移位器逻辑的输出端和第二多路复用器的输出端。

2.根据权利要求1所述的一种多路地址寄存器，其特征在于：所述多路地址寄存器的输出端口包括地址信号端口addr和数据类型端口GB；所述地址信号端口addr连接到第一时钟边沿触发器的输出端Q；所述数据类型端口GB连接到第二时钟边沿触发器的输出端Q。

3.根据权利要求2所述的一种多路地址寄存器，其特征在于：所述多路地址寄存器的输出端口还包括辅助调试端口AUX，辅助调试端口AUX连接到第一时钟边沿触发器的输出端Q，用于进行地址验证。

4.根据权利要求1所述的一种多路地址寄存器，其特征在于：所述多路地址寄存器至少支持两种连续寻址方式：传统连续寻址方式和选择性连续寻址方式；

所述传统连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，通过所述第一计数器逻辑将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器；

所述选择性连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，利用第三时钟边沿触发器接收的辅助数据为选择表；所述选择表中存储有地址区域是否需要寻址的信息，根据该信息确认当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输入所述第二多路复用器；

选择使用上述其中一种连续寻址方式的具体实现方式是通过所述第二时钟边沿触发器接收寻址方式选择信号并传递至第二多路复用器，第二多路复用器根据该寻址方式选择信号确定使用相应的一种连续寻址方式，并将这种连续寻址方式产生的下一个地址信号进行输出。

5.根据权利要求1所述的一种多路地址寄存器，其特征在于：还包括格雷码编码器和格雷码解码器；所述计数器逻辑还包括第二计数器逻辑；

所述格雷码解码器的输入端连接到第一时钟边沿触发器的输出端Q，其输出端连接到所述第二计数器逻辑的输入端；

所述格雷码编码器的输入端连接到所述第二计数器逻辑的输出端，其输出端连接到第二多路复用器的输入端。

6.根据权利要求5所述的一种多路地址寄存器，其特征在于：所述多路地址寄存器至少支持三种连续寻址方式：传统连续寻址方式、选择性连续寻址方式和格雷码连续寻址方式；

所述传统连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，通过所述第一计数器逻辑将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器；

所述选择性连续寻址方式是指：利用所述第一时钟边沿触发器接收二进制的当前地址信号，利用第三时钟边沿触发器接收的辅助数据为选择表；所述选择表中存储有地址区域是否需要寻址的信息，根据该信息确认当前地址是否属于待寻址的地址区域，若当前地址属于待寻址的地址区域，则将接收的当前地址信号+1，作为下一个地址信号输入所述第二多路复用器；若当前地址不属于待寻址的地址区域，则跳过该当前地址所在的地址区域，将下一个待寻址的地址区域的起始地址，作为下一个地址信号输入所述第二多路复用器；

所述格雷码连续寻址方式是利用所述第一时钟边沿触发器接收格雷码的当前地址信号，先通过所述格雷码解码器对接收的当前地址信号进行解码成二进制地址信号，然后利用第二计数器逻辑将二进制地址信号+1，再利用格雷码编码器重新编码成格雷码信号作为下一个地址信号输入所述第二多路复用器；

选择使用上述其中一种连续寻址方式的具体实现方式是通过所述第二时钟边沿触发器接收寻址方式选择信号并传递至第二多路复用器，第二多路复用器根据该寻址方式选择信号确定使用相应的一种连续寻址方式，并将这种连续寻址方式产生的下一个地址信号进行输出。

7.根据权利要求5所述的一种多路地址寄存器，其特征在于：所述第一计数器逻辑和第二计数器逻辑能利用控制逻辑采用同一个计数器逻辑实现功能。

8.根据权利要求1所述的一种多路地址寄存器，其特征在于：通过设置不同数量的第一时钟边沿触发器、第二时钟边沿触发器和第三时钟边沿触发器，定义第二时钟边沿触发器接收的寻址方式选择信号，以及定义所需的第三时钟边沿触发器接收的辅助数据，实现多路地址寄存器的寻址方式扩展。

9.一种探针卡，其特征在于：集成有权利要求1至8任意一项所述的多路地址寄存器。

10.一种支持选择性寻址的高密度可寻址测试芯片，其特征在于：包括寻址电路、开关电路、若干待测器件、若干焊盘和权利要求1至8任意一项所述的多路地址寄存器；

所述寻址电路的输入端连接到所述多路地址寄存器的输出端口，寻址电路的输出端连接到开关电路的控制端，以通过开关电路控制选定的待测器件与测试信号线连通测试；

所述若干焊盘至少包括若干电源接入焊盘、若干地址焊盘和若干测试信号焊盘；所述地址焊盘连接到所述多路地址寄存器；所述测试信号焊盘连接测试信号线。

11.根据权利要求10 所述的一种支持选择性寻址的高密度可寻址测试芯片，其特征在于：所述寻址电路包括行地址译码器和列地址译码器；所述开关电路包括行开关电路和列开关电路；

所述行地址译码器与行开关电路相连，用于控制行开关电路选定待测器件的所在行；所述列地址译码器与列开关电路相连，用于控制列开关电路选定待测器件的所在列。

12.一种测试系统，其特征在于：包括测试仪器、探针卡、可寻址测试芯片和权利要求1至8任意一项所述的多路地址寄存器；所述多路地址寄存器集成在所述探针卡上或者集成在所述可寻址测试芯片上；

所述可寻址测试芯片包括寻址电路、开关电路、若干待测器件和若干焊盘；测试仪器与可寻址测试芯片通过探针卡相连并构成测试通路，且多路地址寄存器与可寻址测试芯片中的寻址电路连接，该多路地址寄存器能根据测试仪器的输入信号向寻址电路传递地址信号。

13.一种测试方法，其特征在于：利用权利要求12所述的测试系统进行测试，包括如下步骤：测试仪器将产生的复位信号、时钟信号、移位寄存使能信号和移位寄存输入信号输入到所述多路地址寄存器中；可寻址测试芯片中的每个待测器件均有不同的地址位，通过对可寻址测试芯片中各个地址位待测器件的选定，测试仪器对每个被选定的待测器件进行测试。

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