CN220171191U - 一种高密度测试芯片的超高速测试系统 - Google Patents

Abstract

本实用新型提供一种高密度测试芯片的超高速测试系统，至少包括函数发生器、源测量单元、可编程逻辑器件；所述可编程逻辑器件用于获取测试算法的触发信号并传递至所述源测量单元；所述函数发生器连接有地址寄存器，所述地址寄存器根据时钟信号中波形的变换切换地址；所述源测量单元被配置为对接收到的时钟信号进行连续采样，每个地址对应多个采样数据。通过硬件同步触发并配合SMU连续采样的方式实现超高速测试。

Description

一种高密度测试芯片的超高速测试系统

技术领域

本实用新型属于半导体设计和生产的技术领域，尤其涉及一种高密度测试芯片的超高速测量方法及其测试系统。

背景技术

传统半导体制造通常是通过短程测试芯片来测试获取生产工艺的缺陷率和成品率，根据在晶圆内放置位置的不同，可以分为两类：独立测试芯片(MPW)和放置在划片槽内的测试芯片(Scribe line)。独立测试芯片的面积较大，需要占据一个芯片的位置，这样就相当于半导体制造厂商需要支付这一部分面积掩模的制造费用。划片槽是晶圆上切割芯片时预留的空间，将测试芯片放置于划片槽，可以不占据芯片的位置，这使得半导体制造厂商不需要承担昂贵的掩模费用，节省了大量的成本。

其中特别是超高密度的测试芯片，客观上也要求与之匹配的超高速测试。传统测试系统需要花费巨量时间完成测试，这根本无法满足实际需求。目前每条module(测试单元)中摆放数万至数十万个test key(测试结构/测试单元)，如图1所示，通过时钟信号(CLK)端口电平切换(从低电位提升到高电位)进行地址切换，从而实现被测test key的切换，并且在DF等端口进行量测，得到被测test-key的电性参数。

现有测试方式通过常规测试算法实现，即：CLK通入一个脉冲，DF使用SMU测量，如此循环往复，直至所有test key测完。例如现有公开了一种高密度测试芯片及其测试系统及其测试方法(ZL201611260100.3)，地址寄存器输入端连接焊盘RST、焊盘SEN、焊盘SI、焊盘AEN和焊盘CLK，第二个源测量单元连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL，函数发生器连接地址寄存器，通过测试算法实现函数发生器向焊盘CLK通入一个脉冲，函数发生器在一个脉冲周期后向第二个源测量单元发生触发信号，第二个源测量单元通过焊盘DF进行测量。

此种测试系统的架构设计，在测试过程中完全通过算法命令控制实现，其中每一步都涉及软硬件通信、硬件初始化等步骤，因此整个测试过程十分漫长，例如，一条包含327K个test-key的denseArray module，如果用此方法测量full-map，大约需要5天时间；而且还容易产生测试数据错位等问题。

实用新型内容

为达上述之一或部分或全部目的或是其他目的，本实用新型一方面提供一种高密度测试芯片的超高速测试系统，可支持函数发生器和SMU同步触发以及SMU连续采样，通过硬件触发配合SMU连续采样的方式实现超高速测试，能实现测试效率的大幅提高。

本实用新型的其他目的和优点可以从本实用新型所揭露的技术特征中得到进一步的了解。

一种高密度测试芯片的超高速测试系统，至少包括函数发生器、源测量单元、可编程逻辑器件；所述可编程逻辑器件用于获取测试算法的触发信号并传递至所述函数发生器与所述源测量单元；同步触发函数发生器和源测量单元分别产生CLK信号和DF信号；所述函数发生器连接有地址寄存器，所述地址寄存器根据CLK信号切换地址；所述源测量单元被配置为根据同步触发的DF信号进行连续采样，每个地址对应多个采样数据。

所述测试系统包括同步触发模块、时钟模块；所述同步触发模块设置于所述可编程逻辑器件与所述函数发生器之间，所述可编程逻辑器件获取测试算法的触发信号传递至所述函数发生器；所述同步触发模块被配置为控制所述函数发生器和所述时钟模块分别同步产生不同频率的CLK信号和时钟信号；所述时钟模块被配置为将其产生的时钟信号传递至所述源测量单元产生同步触发的DF信号。

所述源测量单元被配置为进行连续采样的采样频率与地址切换频率设置成倍数关系；每个地址对应一个或多个所述采样数据，从所述采样数据中分析得到每个地址对应的有效测量值。

所述源测量单元被配置为进行连续采样的采样频率是地址切换频率的两倍以上。

所述触发信号包括CLK信号的频率参数、所述源测量单元的采样连续时间。

所述可编程逻辑器件包括：现场可编程逻辑门阵列FPGA。

所述测试系统包括数据处理单元，用于从采样数据中确定每个地址对应的有效测量值。

与现有技术相比，本实用新型的有益效果主要包括：

本实用新型高密度测试芯片的超高速测试系统通过硬件同步触发实现，将地址切换和源测量单元的测试解除关联实现并行触发运行，只需要在测试最开始阶段进行软硬件通信、硬件初始化等步骤，无需在每测量完一个待测器件后测量另外一个待测器件之前进行测试算法读取、设置，省去原有的通信等环节，可有效提供测试速度和降低错误率。具体地，通过高密度测试芯片的超高速测试系统实现的超高速测试，速度可提升到2K/sec，甚至可达到40K/sec，对比传统测试方法，测试效率提升100～4000倍。

本实用新型的高密度测试芯片的超高速测试系统通过在一个地址切换的周期内源测量单元连续采样多次，从而可采集大量数据，通过后期数据处理来保证几乎不会有test key被漏测且获得稳定的测量值。

为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

为了更清楚地说明本实用新型具体实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了现有技术中得到被测test-key的电性参数的过程示意图。

图2示出了本申请实施例提供的一种超高速测量示意图。

图3示出了本申请实施例提供的另一种集成测试算法的超高速测量示意图。

图4示出了本申请实施例提供的CLK/DF端的信号时序触发示意图。

图5示出了本申请实施例提供的硬件设定示意图。

图6示出了本申请实施例提供的测试系统示意图。

具体实施方式

有关本实用新型的前述及其他技术内容、特点与功效，在以下配合参考图式的一优选实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附加图式的方向。因此，使用的方向用语是用来说明并非用来限制本实用新型。

实施例提供的一种高密度测试芯片的超高速测量方法，包括位于测试设备中的函数发生器和源测量单元，函数发生器通过探针卡连接到测试芯片中的地址寄存器的CLK焊盘，源测量单元SMU为量测SMU，通过探针卡连接到测试芯片中的测试焊盘(即开关电路端)DF、DL，从而为测试芯片中提供电压和数据测试；如图2所示，包括如下步骤：

步骤S1，预设测试所需的信号并对应写入函数发生器和源测量单元内存中；预设信号可为PGU信号(CLK/时钟信号)和SMU信号(DF信号/测试信号)，即函数发生器按照什么时间长度的频率进行波形变换，源测量单元以什么时间长度的采样速度进行连续采样。

步骤S2，控制函数发生器和源测量单元分别产生同步触发的CLK信号和DF信号，即CLK/DF端的信号时序上同时触发，地址寄存器根据其CLK焊盘接收到的CLK信号中波形的变换切换地址，触发源测量单元按照DF信号的频率对不同地址连续采样。

步骤S3，获取采样数据，从采样数据中确定每个地址对应的有效测量值。

在一些实施例中，示例性的将函数发生器设定为脉冲发生器PGU，源测量单元设定为量测SMU。

在一些实施例中，如图3所示，本实施例中还提供一种测试算法。

通过在测试算法中预设待测器件测试所需信号的配置信息，配置信息可包括脉冲发生器PGU(CLK)信号以及源测量单元SMU(DF)信号的相关信息，例如：脉冲发生器PGU和源测量单元SMU的工作电压(VDD)，PGU的频率(freq)，源测量单元SMU的电源线周期/采样电源的周期(PLC)，采样连续时间(seqtime)等参数，其中采样连续时间(seqtime)决定测试时长。

在测试算法中完成PGU/SMU信号的设定后，将对应写入脉冲发生器PGU和源测量单元SMU的内存中；如需开始测试，将通过测试算法发送触发信号，测试设备接收并传递触发信号实现同步触发脉冲发生器PGU和源测量单元SMU，具体为产生同步触发的CLK信号和DF信号。在CLK端与DF端的信号时序如图4所示。

在一些实施例中，触发信号可包括CLK信号的频率参数、源测量单元的采样连续时间。另外，为保证不会存在待测器件漏测或地址对应数据有误的问题，源测量单元SMU的采样速度可数倍于脉冲发生器PGU的频率，如设定PGU(CLK)信号的频率为f，那么源测量单元SMU将以N×f频率进行测量，N为大于等于1的正整数。

在一些实施例中，N为1，则可通过数据对齐分析将每个测试数据赋予每个地址，可避免现有技术中测试数据错位的情况。还有一些实施例钟N为大于1，则可通过数据分析确定每个地址对应的多个测试点中确定稳定区间，再从稳定区间的测试点中确定最准确的有效测量值，最终赋予每个地址，可更好更全面地避免现有技术中测试数据错位和test key被漏测的问题。

在一些实施例中，为实现同步触发的技术目的，在硬件设定层面，如图5所示，测试设备还包括可编程逻辑器件、同步触发模块、时钟模块，可编程逻辑器件输出端与同步触发模块、时钟模块的输入端电连接，同步触发模块包含两个同步输出端口，其中一个同步输出端口与函数发生器(FGen)电连接，另外一个同步输出端口与时钟模块输入端电连接，时钟模块的输出端与源测量单元SMU电连接。

可编程逻辑器件获取测试算法的触发信号并传递至同步触发模块，同步触发模块控制函数发生器和时钟模块同步产生时钟信号，时钟模块的时钟信号传递给源测量单元，源测量单元根据时钟信号确定DF信号(测量信号)以进行连续采样，函数发生器(脉冲发生器PGU)将时钟信号(CLK)通过CLK焊盘输入到地址寄存器中进行地址切换；测试芯片中的每个器件均有不同的地址位，通过CLK信号与测试芯片中各个地址位器件进行对应，测试设备对每个地址位器件通过源测量单元SMU实现连续采样；测试结果暂存在源测量单元SMU中或者外接存储器；测试结束后，测试机通过测试算法将所有测试数据抽取并存储到数据库(Database)中，并通过线上分析引擎分析测试结果。

在一些实施例中，可编程逻辑器件可以为现场可编程逻辑门阵列(FPGA,fieldprogrammable gate Array)，还可以为其他可编程逻辑器件，例如可编程阵列逻辑(PAL,programmable array logic)、通用阵列逻辑(GAL,generic array logic)等，在本申请实施例中可编程逻辑器件为FPGA。

在一些实施例中，采样数据可包括SO电压(输出信号电压)和DF电流，从多个采样数据中确定每个地址对应的有效测量值具体包括：

通过SO电压切换情况确定每个地址中的稳定区间；

从多个DF电流中分析确定位于每个地址的稳定区间内的有效测量值；

将分析后的有效测量值赋给每个地址。

本实施例中还提供一种测试系统，结合参考图5和图6所示，包括数据库(Database)、线上分析引擎(Online Analysis Engine)、函数发生器(FGen)、开关矩阵模块(SWM)和至少六个源测量单元(SMU)，结合多用地址寄存器(Address Register)的可寻址测试芯片(Test Chip)、探针卡构成完整的测试系统。

在上述测试系统中，测试仪器中的第一源测量单元与探针卡相连，探针卡通过电源焊盘VDD、VSS与可寻址测试芯片相连；第二源测量单元与开关矩阵(SWM)相连，开关矩阵(SWM)通过输入焊盘SE(移位使能信号端)、SI(移位输入信号端)与多用地址寄存器(Address Register)相连，多用地址寄存器(Address Register)与可寻址测试芯片(TestChip)中的寻址电路(Addressing Circuit)信号输入端相连；第三源测量单元通过输入焊盘RST(重置信号端)与多用地址寄存器(Address Register)相连，函数发生器(FGen)通过输入焊盘CLK(时钟信号端)与多用地址寄存器(Address Register)相连；第四、第五、第六源测量单元与探针卡相连，探针卡通过焊盘DF、DL、GF、GL、SF、SL、BF(待测器件信号线端)与开关电路(Switching Circuit)相连；多用地址寄存器(Address Register)通过焊盘与寻址电路(Addressing Circuit)相连；线上分析引擎(Online Analysis Engine)与数据库(Database)、函数发生器(FGen)和量测源测量单元相连。

在此基础上，本实施例中较好的，测试系统还包括可编程逻辑器件(FPGA)、同步触发模块、时钟模块，可编程逻辑器件获取测试算法的触发信号并传递至同步触发模块，同步触发模块控制函数发生器和时钟模块同步产生不同频率的时钟信号，与函数发生器(FGen)相连的多用地址寄存器(Address Register)根据时钟信号中波形的变换切换地址，时钟模块的时钟信号传递给源测量单元按照其时钟信号的频率连续采样，每个地址对应多个采样数据。

可编程逻辑器件输出端与同步触发模块、时钟模块的输入端电连接，同步触发模块包含两个同步输出端口，其中一个同步输出端口与函数发生器(FGen)电连接，时钟模块的输出端与第四源测量单元SMU电连接。

可编程逻辑器件获取测试算法的触发信号并传递至同步触发模块，同步触发模块控制函数发生器和时钟模块同步产生时钟信号，时钟模块的时钟信号传递给第四源测量单元，第四源测量单元根据时钟信号确定DF信号(测量信号)以进行连续采样，函数发生器(可为脉冲发生器PGU)将时钟信号(CLK)通过CLK焊盘输入到地址寄存器中进行地址切换；测试芯片中的每个器件均有不同的地址位，通过CLK信号与测试芯片中各个地址位器件进行对应，测试设备对每个地址位器件通过第四源测量单元SMU实现连续采样；测试结果暂存在第四源测量单元SMU中或者外接存储器；测试结束后，测试机通过测试算法将所有测试数据抽取并存储到数据库(Database)中，并通过线上分析引擎的数据处理单元(数据处理软件可位于线上分析引擎中)分析测试结果，从多个采样数据中确定每个地址对应的有效测量值。

通过硬件同步触发配合SMU连续采样的方式实现超高速测试，只需要在测试最开始阶段进行软硬件通信、硬件初始化等步骤，而在测试过程中完全由硬件自身控制，从而可大大提高测试效率，并有效改善测试数据稳定性。

以上所述，仅为本说明的优选实施例而已，当不能以此限定本实用新型实施的范围，即所有依本实用新型权利要求书及说明书所作的简单的等效变化与修改，皆仍属本实用新型专利涵盖的范围内。另外，本实用新型的任一实施例或权利要求不须达成本实用新型所揭露的全部目的或优点或特点。此外，摘要部分和实用新型名称仅是用来辅助专利文件检索之用，并非用来限制本实用新型的权利范围。此外，本说明书或权利要求书中提及的“第一”、“第二”等用语仅用以命名元件(element)的名称或区别不同实施例或范围，而并非用来限制元件数量上的上限或下限。

Claims (7)

1.一种高密度测试芯片的超高速测试系统，其特征在于，至少包括函数发生器、源测量单元、可编程逻辑器件；

所述可编程逻辑器件用于获取测试算法的触发信号并传递至所述函数发生器与所述源测量单元；同步触发函数发生器和源测量单元分别产生CLK信号和DF信号；

所述函数发生器连接有地址寄存器，所述地址寄存器根据CLK信号切换地址；

所述源测量单元被配置为根据同步触发的DF信号进行连续采样，每个地址对应多个采样数据。

2.根据权利要求1所述高密度测试芯片的超高速测试系统，其特征在于，包括同步触发模块、时钟模块；

所述同步触发模块设置于所述可编程逻辑器件与所述函数发生器之间，所述可编程逻辑器件获取测试算法的触发信号传递至所述函数发生器；

所述同步触发模块被配置为控制所述函数发生器和所述时钟模块分别同步产生不同频率的CLK信号和时钟信号；

所述时钟模块被配置为将其产生的时钟信号传递至所述源测量单元产生同步触发的DF信号。

3.根据权利要求1所述的高密度测试芯片的超高速测试系统，其特征在于，所述源测量单元被配置为进行连续采样的采样频率与地址切换频率设置成倍数关系；每个地址对应一个或多个所述采样数据，从所述采样数据中分析得到每个地址对应的有效测量值。

4.根据权利要求3所述的高密度测试芯片的超高速测试系统，其特征在于，所述源测量单元被配置为进行连续采样的采样频率是地址切换频率的两倍以上。

5.根据权利要求2所述的高密度测试芯片的超高速测试系统，其特征在于，所述触发信号包括CLK信号的频率参数、所述源测量单元的采样连续时间。

6.根据权利要求1所述的高密度测试芯片的超高速测试系统，其特征在于，所述可编程逻辑器件包括：现场可编程逻辑门阵列FPGA。

7.根据权利要求1-6任一项所述的测试系统，其特征在于，包括数据处理单元，用于从所述采样数据中确定每个地址对应的有效测量值。