KR20080099495A - 파이프라인 테스트 장치 및 방법 - Google Patents

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Abstract

본 발명은 파이프라인 테스트 장치 및 방법에 대하여 개시된다. 파이프라인 테스트 장치는 테스트 보드 위에 장착되고 각 테스트 항목별로 일군의 테스트 스테이지들을 이루는 다수개의 소켓들을 포함한다. 테스트 시료들은 일군의 테스트 스테이지의 소켓들에 장착되어 해당되는 테스트 항목으로 동시에 테스트되고, 다른 일군의 테스트 스테이지의 소켓들로 전체적으로 이동한다.
파이프라인 테스트, 테스트 항목별,

Description

파이프라인 테스트 장치 및 방법{Pipeline test apparatus and method}
도 1은 종래의 테스트 방법을 설명하는 도면이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 파이프라인 테스트 방법을 설명하는 도면이다.
도 3은 도 2b의 파이프라인 테스트 방법을 적용한 멀티 파라미터 테스트 방법을 설명하는 도면이다.
도 4는 파이프라인 테스트 방법을 적용한 웨이퍼 테스트 방법을 설명하는 도면이다.
도 5는 테스트 보드에 장착된 프로브 카드를 설명하는 도면이다.
도 6a 및 도 6b는 도 4의 웨이퍼 테스트 방법의 비교예에 따른 웨이퍼 테스트 방법을 설명하는 도면이다.
본 발명은 반도체 테스트 방법에 관한 것으로, 특히 파이프 라인 방식을 이용한 반도체 테스트 방법에 관한 것이다.
반도체 장치의 집적도가 높아지고, 그 생산량이 증가하고 있다. 이에 따라, 반도체 장치를 대량으로 테스트할 수 있는 테스트 장비에 대한 요구가 커지고 있다.
그런데, 반도체 장치의 신호 수에 대응되는 테스트 장비의 채널 수의 한계에 의해, 한번에 테스트할 수 있는 다이 수에도 한계가 있다. 각 채널들은 많은 종류의 테스트들, 예컨대, 펑션(function) 테스트, DFT(Design For Testability) 테스트, O/S(Open/Short) 테스트, 누설 전류 테스트, 아날로그 테스트 등을 수행한다. 도 1에 도시된 바와 같이, 하나의 테스트 보드(110)에서 반도체 장치(이하, "DUT"라고 칭한다: 130)가 장착되는 하나의 소켓(120)을 이용하여 이러한 테스트 항목들 모두를 테스트하게 된다. 이에 따라, 다양한 테스트 기능들이 추가되는 고가의 테스트 장비로 인하여 테스트 비용이 증가하는 문제가 있다.
따라서, 테스트 비용을 줄이기 위하여, 저가의 테스트 장비를 이용하여 DUT를 테스트할 수 있는 방법이 요구된다.
본 발명의 목적은 저가의 테스트 장비를 이용하여 DUT를 테스트하는 파이프라인 테스트 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 파이프라인 테스트 장치를 이용한 테스트 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 파이프라인 테스트 장치는, 테스트 보드, 테스트 보드 위에 장착되고 각 테스트 항목별로 일군의 테스트 스테이지들을 이루는 다수개의 소켓들, 그리고 일군의 테스트 스테이지의 소켓들에 장착되어 해당되는 테스트 항목으로 동시에 테스트되고 다른 일군의 테스트 스테이지의 소켓들로 전체적으로 이동되는 테스트 시료들(DUT)을 포함한다.
본 발명의 실시예들에 따라, 테스트 스테이지들은 테스트 시료들의 O/S 테스트, DFT 테스트, DC 테스트 그리고 아날로그 테스트 각각을 수행하는 저가의 테스트 장비들에 연결될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 파이프라인 테스트 장치는, 테스트 보드, 그리고 테스트 보드에 장착되고 각 테스트 항목별로 웨이퍼 상의 칩들을 테스트하되 칩들의 모든 전극 패드들에 접촉하는 프로브 침들을 갖는 프로브 카드를 포함한다.
본 발명의 실시예들에 따라, 프로브 카드들은 칩들의 O/S 테스트, DFT 테스트, DC 테스트 그리고 아날로그 테스트 각각을 수행하는 저가의 테스트 장비들에 연결될 수 있다.
본 발명의 실시예들에 따라, 프로브 침들은 수직 프로빙 방식으로 전극 패드들과 접촉하도록 배치될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른 파이프라인 테스트 방법은, 테스트 보드 위 다수개의 소켓들에 테스트 시료들을 장착하는 단계, 각 테스트 항목별로 소켓들을 다수개의 테스트 그룹들로 나누고 테스트 그룹들 내 테스트 시료들을 해당되는 테스트 항목으로 테스트하는 단계, 그리고 테스트 그룹 내 테스트 시료들을 인접한 테스트 그룹 내 소켓들로 이동시키는 단계를 포함 한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 더욱 다른 일면에 따른 파이프라인 테스트 방법은, 웨이퍼 상의 다수개의 칩들의 모든 전극 패드들에 접촉하는 프로브 침들을 갖는 프로브 카드를 이용하여 다수개의 칩들을 테스트하되 다수개의 칩들 각각은 서로 다른 테스트 항목으로 테스트되는 단계와, 프로브 카드를 웨이퍼 상의 한 칩씩 이동하여 다수개의 칩들을 테스트하는 단계를 포함한다.
따라서, 본 발명은 파이프라인 방식으로 패키지 또는 웨이퍼 상태의 반도체 장치들을 각 테스트 항목별로 테스트하기 때문에, 대량의 반도체 장치들을 테스트하는 데 소요되는 총 테스트 시간을 줄여 테스트 비용을 절감한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 파이프라인 테스트 방법을 설명하는 도면이다. 도 2a를 참조하면, 테스트 보드(210) 위에 다수개의 소켓들(221, 222, 223)이 장착된다. 각각의 소켓들(221, 222, 223)은, 예컨대 O/S 테스트, DFT 테스트, 아날로그 테스트 각각을 수행한다. 각 소켓들(221, 222, 223)에 DUT가 장착되면, 해당되는 테스트 항목 하나만을 테스트한다.
도 2b를 참조하면, 소켓(221, 222, 223) 수와 같은 DUT들을 동시에 각각 다른 항목들로 테스트하는 파이프라인 테스트 방법을 보여준다. 하나의 테스트가 끝나면, DUT들은 전체적으로 함께 다음 소켓들로 이동한다. 이 때, 각 테스트 항목들 마다 테스트 시간이 다를 수 있는 데, 테스트 시간을 최적화하여 DUT 이동 시간을 결정한다.
도 3은 도 2b의 파이프라인 테스트 방법을 적용한 멀티 파라미터 테스트 방법을 설명하는 도면이다. 도 3을 참조하면, 테스트 보드(310) 위에 다수개의 테스트 스테이지들(320-350)이 배열된다. 각 테스트 스테이지들(310-350)은, 예컨대 O/S 테스트, DFT 테스트, DC 테스트, 아날로그 테스트 등을 각각 수행하는 저가의 테스트 장비들에 연결된다. 각 테스트 스테이지들(310-350)에는 다수개의 소켓들(221-223)이 배열되고, 각 소켓들(221-223)에는 DUT들(231-233)이 장착된다. 멀티 파라미터 테스트 방법은, 각 테스트 스테이지(320-350) 내의 DUT(221-223)들을 해당되는 테스트 항목으로 테스트한 후 다음 테스트 스테이지로 이동시킨다. 이에 따라, 멀티 파라미터 테스트 방법은 종래의 하나의 소켓(120, 도 1)을 이용하여 여러 테스트 항목들을 테스트하는 방법에 비하여 테스트 시간을 줄일 수 있어서 테스트 비용이 절감된다.
도 4는 파이프라인 테스트 방법을 적용한 웨이퍼 테스트 방법을 설명하는 도면이다. 도 4를 참조하면, 웨이퍼(400) 상에 형성된 칩들이 순차적으로 A, B, C, D 테스트 항목으로 테스트된다. A, B, C, D 테스트 항목들은 펑션(function) 테스트, DFT(Design For Testability) 테스트, O/S(Open/Short) 테스트, 누설 전류 테스트, 아날로그 테스트 등을 의미한다. 이러한 테스트 항목들은 칩 내의 모든 전극 패드들에 프로브(probe) 카드의 프로브 침들이 접촉하여야만 테스트가 수행된다. 이에 따라, A, B, C, D 테스트 항목들을 테스트하는 프로브 카드들은 모두 동일하게 칩 내의 전극 패드 수와 동일한 수의 프로브 침들을 갖는다. 프로브 침들은 수직(vertical) 프로빙 방식으로 접촉되도록 제작되는 것이 바람직하다. A, B, C, D 테스트 항목들을 테스트하는 프로브 카드들은, 도 5에 도시된 바와 같이, 테스트 보드에 장착될 수 있다.
한편, 도 4의 웨이퍼 테스트 방법의 비교예로서, 도 6a 및 도 6b의 웨이퍼 테스트 방법이 있다. 도 6a는 반도체 집적 회로 소자(칩, 1) 내 회로 블락(2)을 다수개의 A, B, C, D 회로 블락들로 나누고, 해당 회로 블락들(A, B, C, D)을 테스트하는 전극들(3, 4, 5, 6)을 보여준다. 도 6b는 A, B 블락용 프로브 침(8, 9)과 C, D 블락용 프로브 침(10, 11)이 장착된 프로브 카드(70)를 보여준다. 이에 따라, 칩(1)의 A, B 회로 블락들 만을, 그리고 C, D 회로 블락들 만을 동시에 테스트한다. 그런데, 이러한 테스트 방법은 분할된 회로 블락(A, B, C, D) 만을 테스트하기 때문에, 칩(1)의 전체 회로 블락(2)에 대한 펑션(function) 테스트, DFT(Design For Testability) 테스트, O/S(Open/Short) 테스트, 누설 전류 테스트, 아날로그 테스트 등에는 적합하지 않다.
따라서, 본 발명의 웨이퍼 테스트 방법은, 칩 전체 회로 블락에 대하여 각 테스트 항목별로 파이프 라인 방식으로 테스트하기 때문에 웨이퍼 1장당 테스트 시간을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 파이프라인 방식으로 패키지 또는 웨이퍼 상태의 반도체 장치들을 각 테스트 항목별로 테스트하기 때문에, 대량의 반도체 장치들을 테스트하는 데 소요되는 총 테스트 시간을 줄여 테스트 비용을 절감한다.

Claims (10)

  1. 테스트 보드;
    상기 테스트 보드 위에 장착되고, 각 테스트 항목별로 일군의 테스트 스테이지들을 이루는 다수개의 소켓들; 및
    상기 일군의 테스트 스테이지의 상기 소켓들에 장착되어 해당되는 상기 테스트 항목으로 동시에 테스트되고, 다른 일군의 상기 테스트 스테이지의 상기 소켓들로 전체적으로 이동되는 테스트 시료들(DUT)을 구비하는 것을 특징으로 하는 파이프라인 테스트 장치.
  2. 제1항에 있어서, 상기 테스트 스테이지들은
    상기 테스트 시료들의 O/S 테스트, DFT 테스트, DC 테스트 그리고 아날로그 테스트 각각을 수행하는 저가의 테스트 장비들에 연결되는 것을 특징으로 하는 파이프라인 테스트 장치.
  3. 테스트 보드; 및
    상기 테스트 보드에 장착되고, 각 테스트 항목별로 웨이퍼 상의 칩들을 테스트하되, 상기 칩들의 모든 전극 패드들에 접촉하는 프로브 침들을 갖는 프로브 카드를 구비하는 것을 특징으로 하는 파이프라인 테스트 장치.
  4. 제3항에 있어서, 상기 프로브 카드들은
    상기 칩들의 O/S 테스트, DFT 테스트, DC 테스트 그리고 아날로그 테스트 각각을 수행하는 저가의 테스트 장비들에 연결되는 것을 특징으로 하는 파이프라인 테스트 장치.
  5. 제3항에 있어서, 상기 프로브 침들은
    수직 프로빙 방식으로 상기 전극 패드들에 접촉하는 것을 특징으로 하는 파이프라인 테스트 장치.
  6. 테스트 보드 위 다수개의 소켓들에 테스트 시료들을 장착하는 단계;
    각 테스트 항목별로 상기 소켓들을 다수개의 테스트 그룹들로 나누고, 상기 테스트 그룹들 내 상기 테스트 시료들을 해당되는 상기 테스트 항목으로 테스트하는 단계; 및
    상기 테스트 그룹 내 상기 테스트 시료들을 인접한 상기 테스트 그룹 내 소켓들로 이동시키는 단계를 구비하는 것을 특징으로 하는 파이프라인 테스트 방법.
  7. 제6항에 있어서, 상기 테스트 그룹들은
    상기 테스트 시료들의 O/S 테스트, DFT 테스트, DC 테스트 그리고 아날로그 테스트 각각을 수행하는 저가의 테스트 장비들에 연결되는 것을 특징으로 하는 파이프라인 테스트 방법.
  8. 웨이퍼 상의 다수개의 칩들의 모든 전극 패드들에 접촉하는 프로브 침들을 갖는 프로브 카드를 이용하여 상기 다수개의 칩들을 테스트하되, 상기 다수개의 칩들 각각은 서로 다른 테스트 항목으로 테스트되는 단계; 및
    상기 프로브 카드를 상기 웨이퍼 상의 한 칩씩 이동하여 상기 다수개의 칩들을 테스트하는 단계를 구비하는 것을 특징으로 하는 파이프라인 테스트 방법.
  9. 제8항에 있어서, 상기 프로브 카드들은
    상기 다수개의 칩들의 O/S 테스트, DFT 테스트, DC 테스트 그리고 아날로그 테스트 각각을 수행하는 저가의 테스트 장비들에 연결되는 것을 특징으로 하는 파이프라인 테스트 방법.
  10. 제8항에 있어서, 상기 프로브 침들은
    수직 프로빙 방식으로 상기 전극 패드들에 접촉하는 것을 특징으로 하는 파이프라인 테스트 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400181B2 (en) * 2010-03-26 2013-03-19 Advanced Micro Devices, Inc. Integrated circuit die testing apparatus and methods
WO2012118880A2 (en) 2011-03-01 2012-09-07 Celerint, Llc. Method and system for utilizing stand-alone controller in multiplexed handler test cell for indexless tandem semiconductor test
US9817062B2 (en) * 2011-05-19 2017-11-14 Celerint, Llc. Parallel concurrent test system and method
SG194193A1 (en) * 2011-05-19 2013-11-29 Celerint Llc Parallel concurrent test system and method
CN104157588B (zh) * 2014-08-11 2017-02-01 东南大学 Sot封装类芯片引脚三维尺寸缺陷并行检测方法
CN114415002A (zh) * 2022-03-31 2022-04-29 佛山市联动科技股份有限公司 基于多台测试机数据处理的硬件系统及方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385385B2 (en) * 2001-10-03 2008-06-10 Nextest Systems Corporation System for testing DUT and tester for use therewith
US6731127B2 (en) * 2001-12-21 2004-05-04 Texas Instruments Incorporated Parallel integrated circuit test apparatus and test method
US7598728B2 (en) * 2006-08-04 2009-10-06 Suckheui Chung System and method for utilizing an automatic circuit tester system having multiple automatic circuit tester platforms

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