JP2019021777A - 半導体ウェハ - Google Patents
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Abstract
Description
以下、添付図面を参照して、本発明の第1実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図2は、ウェハ50をデバイス形成領域側から見た概略平面図である。デバイス形成領域とは、ウェハ50が有するシリコン基板59(図4参照)の主面の領域であり、後述する検査用デバイス70(図3参照)等の各種デバイスが形成される領域である。なお、図2においては検査用デバイス70の図示を省略している。図2に示されるように、ウェハは、平面視略円形であり、平面視略矩形のチップ形成領域51を複数有している。チップ形成領域51とは、ダイシング後においてチップとなる領域である。上述したウェハ検査装置1によってチップ形成領域51の内部回路であるメモリセル57の動作状態が検査された後に、ダイシングストリート60に沿ってチップ形成領域51毎にダイシングされることにより、ウェハ50から複数のチップが生成される。
次に、第1実施形態に係るウェハ検査装置1について、図1を参照して説明する。ウェハ検査装置1は、ウェハ50のフォトダイオード71にポンプ光を照射すると共に、PCA73にプローブ光を照射することにより、いわゆるポンププローブ法により、チップ形成領域51のメモリセル57等の内部回路の動作状態を検査する。ポンププローブ法は、超高速(フェムト秒からピコ秒)の時間領域の現象を検証する測定手段であり、ポンプ光によりウェハ50を励起させると共にプローブ光によりウェハ50の動作状態を観測する。ポンププローブ法では、ポンプ光に同期したプローブ光を発生させ、ポンプ光の入射タイミングに対してプローブ光の入射タイミングを遅延させ、当該遅延時間を変化させることにより、光反応の開始から終了までを観測することができる。ウェハ検査装置1は、光源11と、ビームスプリッタ12と、光遅延装置13と、光スキャナ14,15と、集光レンズ16,17と、ロックインアンプ18と、制御・解析装置19と、を有している。
次に、上述したウェハ検査装置1を用いた検査工程を含む、半導体製造方法の一例について、図6のフローチャートを参照して説明する。最初に、シリコン基板59が準備される(ステップS1:準備する工程)。準備する工程においては、図7に示されるように、メモリセル57及び検査用デバイス70等のデバイスが形成されていないシリコン基板59が準備される。図7に示されるように、準備されるシリコン基板59は平面視略円形である。シリコン基板59は、平面視略矩形のチップ形成領域51を複数有している。チップ形成領域51は、デバイス形成後においてダイシングストリート60に沿ってダイシングされることにより、チップとなる領域である。
次に、図9〜図11を参照して第2実施形態を説明する。以下では、第1実施形態と異なる点について主に説明する。
図9に示されるように、第2実施形態に係るウェハ50Aは、第1実施形態のウェハ50と異なり、PCA73を有しておらず、また、出力端子54上に非線形光学結晶150が配置される。なお、非線形光学結晶150は、出力端子54と必ずしも接している必要はないが、出力端子54の電界変化を検知可能な程度に出力端子54に近接している必要がある。非線形光学結晶150は、後述するウェハ検査装置1Aによる動作状態の検査時において、検査中のチップ形成領域51の出力端子54上にのみ配置されるものであってもよいし、全てのチップ形成領域51の出力端子54上に配置されるものであってもよい。なお、図9においては、説明の便宜上、一部の構成を省略して示している。具体的には、図9においては、アンプ72a及びディスクリミネータ72bを単に信号処理回路72として示すと共に、メモリブロック52(メモリセル57)の図示を省略している。
図9は、第2実施形態に係るウェハ検査装置1Aを示す概略斜視図である。図9に示されるウェハ検査装置1Aは、第1実施形態のウェハ検査装置1と同様に、ウェハ50Aのチップ形成領域51に形成されたメモリセル57(内部回路)の動作状態を検査する装置である。ウェハ検査装置1Aは、ウェハ50Aのフォトダイオード71にポンプ光を照射すると共に、ウェハ50Aの出力端子54上の非線形光学結晶150にプローブ光を照射し非線形光学結晶150からの反射光に基づきメモリセル57等の内部回路の動作状態を検査する。ウェハ検査装置1は、テスタ95と、VCSELアレイ96と、プローブ光源97と、ビームスプリッタ12Aと、波長板98と、光スキャナ15Aと、集光レンズ16A,17Aと、光検出器99と、ロックインアンプ18Aと、制御・解析装置19Aと、を有している。
次に、上述したウェハ検査装置1Aを用いたウェハ検査方法の一例について、図11のフローチャートを参照して説明する。当該ウェハ検査方法は、第1実施形態において説明した図6の「ステップS3:検査する工程」において実施されるものである。
上述したように、第2実施形態に係る半導体製造方法では、検査する工程において、出力端子54上に非線形光学結晶150を配置すると共に、該非線形光学結晶150にプローブ光を入力し、該非線形光学結晶150からの反射光を、出力信号に応じた信号として検出している。非線形光学結晶150の屈折率は、出力端子54における電圧(すなわち、出力端子54から出力される出力信号の電圧)に応じて変化する。このため、非線形光学結晶150からの反射光は、出力端子54から出力される出力信号の電圧に応じて偏光状態が変化する。このような偏光状態の変化を、ビームスプリッタ12Aを介して光強度の変化として検出することにより、反射光の強度に応じて内部回路の動作状態を検査することが可能となる。上述した方法で検査を行うことにより、プローブピン等をウェハ50Aに接触させることなく、反射光の検出に係る簡易な構成のみによって、内部回路の動作状態が適切に検査される。
次に、図12〜図14を参照して第3実施形態を説明する。以下では、第1実施形態及び第2実施形態と異なる点について主に説明する。
図12は、第3実施形態に係るウェハ検査装置1Bの模式図である。図12に示されるウェハ検査装置1Bは、第1実施形態のウェハ検査装置1等と同様に、ウェハ50のチップ形成領域51に形成されたメモリセル57(内部回路)の動作状態を検査する装置である。ウェハ検査装置1Bは、ウェハ50のフォトダイオード71にパルス光を照射すると共に、ウェハ50におけるフォトダイオード71が形成された面の反対側(裏面側)からプローブ光(CWまたはパルス光)を照射し、該裏面側から出射される光に基づきメモリセル57等の内部回路の動作状態を検査する。
次に、上述したウェハ検査装置1Bを用いたウェハ検査方法の一例について、図14のフローチャートを参照して説明する。当該ウェハ検査方法は、第1実施形態において説明した図6の「ステップS3:検査する工程」において実施されるものである。
上述したように、第3実施形態に係る半導体製造方法では、検査する工程において、ウェハ50におけるフォトダイオード71が形成された面の反対側の面にプローブ光を入力し、該反対側の面からの反射光を検出し、メモリセル57の動作状態を検査する。ロジック信号がメモリセル57に入力されることにより、チップにおける空乏層の厚さが変化する。このような空乏層の厚さの変化は、裏面(フォトダイオード71が形成された面の反対側の面)から光信号を入力した際の反射光の強度変化により検出することができる。よって、裏面からの反射光を検出することにより、プローブピン等を用いることなく、内部回路の動作状態を適切に検査することができる。また、フォトダイオード71が形成された側にVCSELアレイ96Bが設けられ、その反対側にプローブ光源140が設けられることとなるため、各光源の設置スペースを、余裕を持って適切に確保することができる。
以上、本発明の実施形態について説明したが、本発明は上記第1実施形態〜第3実施形態に限定されない。
Claims (5)
- 複数のチップ形成領域を有する半導体ウェハであって、
前記チップ形成領域内に形成された内部回路と、
前記チップ形成領域内に形成された検査用デバイスと、を備え、
前記検査用デバイスは、
前記内部回路の動作確認のための第1光信号の入力を受け、該第1光信号に応じた電気信号を出力する受光素子と、
前記受光素子から出力される前記電気信号に基づきロジック信号を生成し、該ロジック信号を前記内部回路に出力する信号処理回路と、を有する、半導体ウェハ。 - 前記チップ形成領域内に形成され前記内部回路へ入力信号を入力する入力端子と、前記チップ形成領域内に形成され前記内部回路から出力信号を出力する出力端子と、を更に備え、
前記入力端子及び前記出力端子は、前記半導体ウェハを厚さ方向に貫通する貫通電極を含んで構成されている、請求項1記載の半導体ウェハ。 - 前記チップ形成領域内に形成され前記内部回路から出力信号を出力する出力端子を更に備え、
前記検査用デバイスは、
前記出力端子に電気的に接続されると共に第2光信号が入力されている間において前記出力信号に応じた信号を出力するスイッチ部を更に有する、請求項1又は2記載の半導体ウェハ。 - 前記信号処理回路は、
前記受光素子から出力される前記電気信号を所定の増幅度で増幅するアンプと、
前記アンプによって増幅された前記電気信号に基づき前記ロジック信号を生成し、該ロジック信号を前記内部回路に出力するディスクリミネータと、を有する、請求項1〜3のいずれか一項記載の半導体ウェハ。 - 前記チップ形成領域内に形成され前記内部回路へ入力信号を入力する入力端子を更に備え、
前記信号処理回路は、
前記ロジック信号が前記入力端子を介さずに前記内部回路に入力されるように、前記入力端子を迂回する配線を介して前記内部回路に接続されている、請求項1〜4のいずれか一項記載の半導体ウェハ。
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