JP2019021776A - 半導体ウェハ - Google Patents

半導体ウェハ Download PDF

Info

Publication number
JP2019021776A
JP2019021776A JP2017139298A JP2017139298A JP2019021776A JP 2019021776 A JP2019021776 A JP 2019021776A JP 2017139298 A JP2017139298 A JP 2017139298A JP 2017139298 A JP2017139298 A JP 2017139298A JP 2019021776 A JP2019021776 A JP 2019021776A
Authority
JP
Japan
Prior art keywords
signal
wafer
light
input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017139298A
Other languages
English (en)
Inventor
須山　本比呂
Motohiro Suyama
本比呂 須山
高橋　宏典
Hironori Takahashi
宏典 高橋
共則 中村
Tomonori Nakamura
共則 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hamamatsu Photonics KK filed Critical Hamamatsu Photonics KK
Priority to JP2017139298A priority Critical patent/JP2019021776A/ja
Priority to PCT/JP2018/022594 priority patent/WO2019017121A1/ja
Priority to CN201880047476.7A priority patent/CN110892517A/zh
Priority to US16/631,507 priority patent/US20200176339A1/en
Priority to KR1020207003854A priority patent/KR20200031639A/ko
Priority to TW107122009A priority patent/TW201908756A/zh
Publication of JP2019021776A publication Critical patent/JP2019021776A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31728—Optical aspects, e.g. opto-electronics used for testing, optical signal transmission for testing electronic circuits, electro-optic components to be tested in combination with electronic circuits, measuring light emission of digital circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Automation & Control Theory (AREA)
  • Health & Medical Sciences (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Toxicology (AREA)
  • Environmental & Geological Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】動作状態の検査に適した半導体ウェハを提供すること。【解決手段】ウェハ５０は、複数のチップ形成領域５１を有する半導体ウェハであって、チップ形成領域５１内に形成されたメモリセル５７と、チップ形成領域５１外に形成された検査用デバイス７０と、を備え、検査用デバイス７０は、メモリセル５７の動作確認のためのポンプ光の入力を受け、該ポンプ光に応じた電気信号を出力するフォトダイオード７１と、フォトダイオード７１から出力される電気信号に基づきロジック信号を生成し、該ロジック信号をメモリセル５７に出力する信号処理回路７２と、を有する。【選択図】図３

Description

本発明は、半導体ウェハに関する。
半導体の製造工程においては、半導体ウェハ上に回路を形成した後に、該回路の動作状態を検査し、チップ（より正確には、ダイシング後にチップとなる領域）の良否を判定している。回路の動作状態の検査は、例えばプロービングにより行われる。プロービングでは、半導体ウェハ上の回路の端子にピンを接触させ、ピンから端子に電気信号を入力することにより、回路の動作状態を検査する（例えば特許文献１参照）。
特開２００６−２６１２１８号公報
近年、集積回路の大容量化・高密度化に伴い、配線ルールの高密度化が進み、半導体ウェハにおける１チップあたりの回路数が増加し、それに応じて１チップあたりの端子数が増加している。このような半導体ウェハに対して上述したプロービングを行う場合には、ピンの数が増えることにより、ピンを回路の端子に接触させる際の押圧力（半導体ウェハに対する押圧力）が増大してしまう。これにより、半導体ウェハにダメージを与えてしまうおそれがある。
本発明は上記実情に鑑みてなされたものであり、動作状態の検査に適した半導体ウェハを提供することを目的とする。
本発明の一態様に係る半導体ウェハは、複数のチップ形成領域を有する半導体ウェハであって、チップ形成領域内に形成された内部回路と、チップ形成領域外に形成された検査用デバイスと、を備え、検査用デバイスは、内部回路の動作確認のための第１光信号の入力を受け、該第１光信号に応じた電気信号を出力する受光素子と、受光素子から出力される電気信号に基づきロジック信号を生成し、該ロジック信号を内部回路に出力する信号処理回路と、を有する。
本発明の一態様に係る半導体ウェハでは、検査用デバイスとして、光信号に応じた電気信号を出力する受光素子、及び、電気信号に基づきロジック信号を生成する信号処理回路が設けられている。内部回路の動作確認のための信号が光信号で入力されることから、動作状態を検査する際に、信号入力用のピンを回路の端子に接触させる必要がない。このため、信号入力用のピンを回路の端子に接触させる態様において、高密度化された集積回路の動作状態を確認する際に問題となっていた、半導体ウェハに対する押圧力の増大等が問題とならない。そして、受光素子から出力された電気信号に基づき、信号処理回路によってロジック信号が生成され、該ロジック信号が内部回路に入力されるため、動作確認のための信号が光信号で入力される態様においても、従来のようにピンを端子に接触させる態様と同様に、内部回路の動作確認が適切に行われる。また、信号入力用のピンを回路の端子に接触させる態様においては、高密度化された集積回路の動作確認を行う際、密集して設けられた端子に対して高精度にピンを接触させる必要があるため、ピン先端の微細化が必要となるが、ピン先端を物理的に小型化することには限界があった。このことにより、集積回路の高密度化に十分に対応できないおそれがあった。この点、本発明に係る半導体ウェハの動作状態の検査においては、動作確認のための信号が光信号で入力されるため、動作確認を行う際にピン先端の形状が問題となることがない。以上より、本発明によれば、動作状態の検査に適した半導体ウェハを提供することができる。更に、信号入力用のピンを回路の端子に物理的に接触させる態様においては、ピンが供給可能な信号の周波数帯域に上限（例えば数１００ＭＨｚ等）があり、当該上限によって高速の入力信号に対応できない場合がある。この点、本発明に係る半導体ウェハを用いて動作状態の検査を行う場合には、ピンの物理的な接触ではなく、光信号の入力によって動作確認の信号が供給されるため、上述した上限を超えた周波数帯域の信号を、動作確認の信号として供給することが可能となる。そして、本発明の半導体ウェハでは、上述した検査用デバイスがチップ形成領域外に形成されているため、動作確認用の構成である受光素子及び信号処理回路が、動作確認（動作状態の検査）後のダイシングによってチップから切り離されることとなる。このことで、チップが必要最小限の構成とされ、受光素子等の検査用デバイスの形成によってチップエリアが制限されることが回避される。これにより、動作状態の検査を行う半導体ウェハとして、より好適な半導体ウェハが提供される。
上記半導体ウェハにおいて、検査用デバイスは、ダイシングストリートに形成されていてもよい。ダイシングストリートは、ダイシングにおいて切り代となる領域であり、ダイシングにおいて必ず必要となる領域である。このような領域に検査用デバイスが形成されることにより、検査用デバイスを形成するために別途半導体ウェハの領域を確保する必要がなく、半導体ウェハの領域が効率的に利用される。
上記半導体ウェハは、チップ形成領域内に形成され内部回路から出力信号を出力する出力端子を更に備え、検査用デバイスは、出力端子に電気的に接続されると共に第２光信号が入力されている間において出力信号に応じた信号を出力するスイッチ部を更に有していてもよい。このように、出力信号に応じた信号を出力するスイッチ部が設けられているので、当該スイッチ部からの信号を検出することにより、出力端子自体にピンを接触させることなく、内部回路の動作状態の検査に係る信号を検出することができる。このことで、ピンを端子に接触させる態様において問題となる、半導体ウェハに対する押圧力の増大等がより抑制される。すなわち、上記スイッチ部が設けられた構成を採用することによって、動作状態の検査により適した半導体ウェハを提供することができる。また、例えば第２光信号がパルス光とされた場合には、スイッチ部から出力される信号自体は、周波数帯域の狭い信号となる。このため、ロジック信号が高速の信号とされ、出力端子から出力される出力信号の帯域が広い場合であっても、内部回路の動作状態の検査に係る信号（スイッチ部から出力される信号）を、プローブピン等を用いて容易に検出することができる。すなわち、上記スイッチ部が設けられた構成を採用することによって、高速の信号が入力される場合においても、プローブピン等の帯域の狭い信号のみ検出可能な簡易な構成を用いて、内部回路の動作状態が適切に検査される。
上記半導体ウェハにおいて、信号処理回路は、受光素子から出力される前記電気信号を所定の増幅度で増幅するアンプと、アンプによって増幅された電気信号に基づきロジック信号を生成し、該ロジック信号を内部回路に出力するディスクリミネータと、を有していてもよい。これにより、受光素子が受信する光量が一定量以上である場合に、Highとなるロジック信号が内部回路に入力される構成を、アンプの増幅度とディスクリミネータの閾値の設定によって容易に実現することができる。これにより、動作状態の検査を行う半導体ウェハとして、より好適な半導体ウェハが提供される。
上記半導体ウェハは、チップ形成領域内に形成され内部回路へ入力信号を入力する入力端子を更に備え、信号処理回路は、ロジック信号が入力端子を介さずに内部回路に入力されるように、入力端子を迂回する配線を介して内部回路に接続されていてもよい。このような構成によれば、内部回路の動作確認において、入力端子の容量が問題とならず、高速の電気信号を内部回路に入力し易くなる。
本発明によれば、動作状態の検査に適した半導体ウェハを提供することができる。
第１実施形態に係るウェハ検査装置を示す概略斜視図である。 ウェハをデバイス形成領域側から見た概略平面図である。 １つのチップ形成領域及び該チップ形成領域周辺のダイシングストリートをデバイス形成領域側から見た概略平面図である。 フォトダイオードの形成領域に係るウェハの概略断面図である。 各デバイスの電気的接続を示すブロック線図である。 第１実施形態に係る半導体製造方法のフローチャートである。 デバイス形成前のシリコン基板の概略平面図である。 半導体製造方法における検査する工程のフローチャートである。 １つのチップ形成領域及び該チップ形成領域周辺のダイシングストリートをデバイス形成領域側から見た概略平面図である。 第２実施形態に係るウェハ検査装置を示す概略斜視図である。 出力端子上に配置された非線形光学結晶におけるプローブ光の反射について説明するである。 第２実施形態に係る半導体製造方法のフローチャートである。 第３実施形態に係るウェハ検査装置の模式図である。 空乏層の伸縮に応じた反射率の変化を説明する図である。 第３実施形態に係る半導体製造方法のフローチャートである。 変形例に係る、各デバイスの電気的接続を示すブロック線図である。
＜第１実施形態＞
以下、添付図面を参照して、本発明の第１実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図１は、第１実施形態に係るウェハ検査装置１を示す概略斜視図である。図１に示されるウェハ検査装置１は、ウェハ５０（半導体ウェハ）のチップ形成領域５１に形成された内部回路の動作状態を検査する装置である。最初に、ウェハ検査装置１の検査対象であるウェハ５０について、図２〜図５を参照して説明する。
［ウェハ］
図２は、ウェハ５０をデバイス形成領域側から見た概略平面図である。デバイス形成領域とは、ウェハ５０が有するシリコン基板５９（図４参照）の主面の領域であり、後述する検査用デバイス７０（図３参照）等の各種デバイスが形成される領域である。なお、図２においては検査用デバイス７０の図示を省略している。図２に示されるように、ウェハは、平面視略円形であり、平面視略矩形のチップ形成領域５１を複数有している。チップ形成領域５１とは、ダイシング後においてチップとなる領域である。上述したウェハ検査装置１によってチップ形成領域５１の内部回路であるメモリセル５７の動作状態が検査された後に、ダイシングストリート６０に沿ってチップ形成領域５１毎にダイシングされることにより、ウェハ５０から複数のチップが生成される。
図３は、ウェハ５０に含まれる、１つのチップ形成領域５１及び該チップ形成領域５１周辺のダイシングストリート６０をデバイス形成領域側から見た概略平面図である。図３に示されるように、ウェハ５０は、チップ形成領域５１に形成された構成として、メモリブロック５２と、入力端子５３と、出力端子５４と、電源用端子５５と、グランド用端子５６とを備えている。また、ウェハ５０は、ダイシングストリート６０に形成された構成として、検査用デバイス７０を備えている。検査用デバイス７０の各構成は、ダイシングストリート６０上に配置されているため、ダイシングによってチップ形成領域５１上の各構成と切り離され、ダイシング後のチップの構成に含まれない。ダイシングストリート６０の幅（すなわち、ダイシングにおける切り代の幅）は、例えば２５μｍ程度とされる。
メモリブロック５２は、複数のメモリセル５７（内部回路）を有しており、チップ形成領域５１の略中央部分に設けられている。メモリセル５７は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（StaticRandom Access Memory）、フラッシュＥＥＰＲＯ（Electrically ErasableProgrammable Read-Only Memory）等のメモリ回路である。メモリセル５７は、ＭＯＳトランジスタ及び情報蓄積用容量素子等を含んで構成されている。入力端子５３は、例えばメモリセル５７の数に応じて複数設けられている。メモリブロック５２は、複数のメモリセル５７に加えて、その他の回路素子（半導体素子）、ワードライン、ビットライン、センスアンプ、及びヒューズ等の構成を有していてもよい。
入力端子５３は、内部回路であるメモリセル５７等へ入力信号を入力する入力端子である。出力端子５４は、内部回路であるメモリセル５７等から出力信号を出力する出力端子である。入力端子５３及び出力端子５４は、例えばアルミニウム等の導電性の金属により構成されている。入力端子５３及び出力端子５４は互いに対応付けられて設けられている。なお、図３中においては、説明の便宜上、入力端子５３及び出力端子５４をそれぞれ３個ずつ示しているが、実際には、それぞれ数１０個〜数１０００個程度配置されていてもよい。また、図３中においては、説明の便宜上、入力端子５３の列と出力端子５４の列とを区別して示しているが、実際には、入力端子５３の列と出力端子５４の列とが区別されずに、入力端子５３と出力端子５４とがランダムに配置されていてもよい。また、入力端子５３及び出力端子５４の両方の機能を同一の端子が具備していてもよい。
検査用デバイス７０は、内部回路であるメモリセル５７等の動作状態を検査するためのデバイスである。検査用デバイス７０は、フォトダイオード７１（受光素子）と、信号処理回路７２と、ＰＣＡ（Photo Conductive antenna）７３（スイッチ部）と、パッド７４，７５，７６，７７とを有している。
フォトダイオード７１は、内部回路であるメモリセル５７等の動作確認のためのポンプ光（第１光信号）を受信すると共に該ポンプ光の明暗を電気信号に変換し、該電気信号を信号処理回路７２に出力する。上記ポンプ光は、図１に示すウェハ検査装置１の光源１１から出力される（詳細は後述）。フォトダイオード７１は、複数の入力端子５３それぞれに一対一で対応するように、複数設けられている。このように、本実施形態においては、動作確認のための信号が、光信号（ポンプ光）によってフォトダイオード７１を介して内部回路に供給される。このため、ピンを接触させることなく非接触で、動作確認のための信号を内部回路に供給することができる。フォトダイオード７１の周波数帯域の上限は、例えば１０ＧＨｚ以上とされる。なお、本実施形態では、フォトダイオード７１が入力端子５３に一対一で対応しているとして説明するが、これに限定されず、フォトダイオードと入力端子とは一対一で対応していなくてもよい。
信号処理回路７２は、フォトダイオード７１から出力された電気信号に基づきロジック信号を生成し該ロジック信号をメモリセル５７等の内部回路に出力する。信号処理回路７２は、例えば、アンプ７２ａと、ディスクリミネータ７２ｂとを含んで構成されている。アンプ７２ａは、フォトダイオード７１から出力された電気信号を所定の増幅度で増幅するオペアンプである。ディスクリミネータ７２ｂは、アンプ７２ａによって増幅された電気信号が所定の閾値を超えるか否かに応じて、電気信号をHigh又はLowで示されるロジック信号に変換する。アンプ７２ａ及びディスクリミネータ７２ｂは、フォトダイオード７１が受信する光量が一定値以上である場合にHighとなるように、増幅度及び閾値が設定されている。
上述したフォトダイオード７１及びアンプ７２ａの電気的接続について、図４を参照して説明する。図４は、フォトダイオード７１の形成領域に係るウェハ５０の概略断面図である。なお、図４においては、ウェハ５０の構成のうち、フォトダイオード７１及びアンプ７２ａ等の一部の構成のみを示しており、その他の構成を省略している。図４に示されるように、フォトダイオード７１及びアンプ７２ａは、シリコン基板５９の主面に形成されている。ウェハ５０においては、シリコン結晶からなるシリコン基板５９の主面上に、絶縁層としての酸化膜５８が形成されている。フォトダイオード７１は、いわゆるＰＩＮフォトダイオードを構成している。
フォトダイオード７１は、ｎ型不純物層８１と、ｐ型不純物層８２と、接続用ｐ型不純物層８３と、電極８４とを含んで構成されている。ｎ型不純物層８１は、シリコン基板５９の主面の浅い領域に形成された、高濃度のｎ型の不純物を含む半導体層である。浅い領域とは、例えば深さ０．１μｍ程度の領域である。ｎ型の不純物とは、例えばアンチモン、砒素、又はリン等である。高濃度とは、例えば不純物の濃度が１×１０１７ｃｍ−３程度以上のことである。ｎ型不純物層８１は、ポンプ光の入射を受ける光感応領域の一部として機能する。ｐ型不純物層８２は、シリコン基板５９の主面の深い領域に形成された、高濃度のｐ型の不純物を含む半導体層である。深い領域とは、例えばその中心領域の深さが３μｍ程度の領域である。なお、ｎ型不純物層８１が形成された領域とｐ型不純物層８２が形成された領域とは、互いに２μｍ程度離間して形成されることが好ましい。ｐ型の不純物とは、例えばボロン等である。接続用ｐ型不純物層８３は、ｐ型不純物層８２と電極８４とを電気的に接続するために、ｐ型不純物層８２及び電極８４間に形成された半導体層である。電極８４は、フォトダイオード７１における所定の電圧（例えば２Ｖ）の入力のための電極である。電極８４は、例えばアルミニウム等の導電性の金属により構成されている。フォトダイオード７１のｎ型不純物層８１は、アンプ７２ａを構成するＦＥＴ（Field effect transistor）のゲート８５に電気的に接続されており、フォトダイオード７１から出力された電気信号はＦＥＴのゲート８５に入力される。
上述したフォトダイオード７１からメモリセル５７までの電気信号の伝達経路の詳細について、図５を参照して説明する。図５は、上記電気信号の伝達経路に係る各デバイスの電気的接続を示すブロック線図である。図５に示されるように、ポンプ光に基づきフォトダイオード７１から出力された電気信号は、アンプ７２ａにおいて所定の増幅度で増幅された後にディスクリミネータ７２ｂに入力され、ディスクリミネータ７２ｂからロジック信号として出力されて入力端子５３に入力される。入力端子５３から出力されるロジック信号は、ＥＳＤ（Electro-Static Discharge）防止回路９１及び信号バッファ回路９２を経てメモリセル５７に入力される。ＥＳＤ防止回路９１は、静電気放電によるサージ電圧を防止する回路である。ＥＳＤ防止回路９１は、入力端子５３から進入したサージ電圧をグランドへ逃がす機能を有する。信号バッファ回路９２は、入力されたロジック信号（デジタル信号）をそのままの形で出力する回路であり、信号伝達の高速化（露軸信号の駆動能力の向上）のために設けられている。
図３に戻り、ＰＣＡ７３は、出力端子５４に電気的に接続されると共に、プローブ光（第２光信号）が入力され、該プローブ光が入力されている間のみ、出力端子５４から出力される出力信号（メモリセル５７等へのロジック信号の入力に応じて出力端子５４から出力される出力信号）に応じた信号である測定信号を出力する。上記プローブ光は、図１に示すウェハ検査装置１の光源から出力される（詳細は後述）。ＰＣＡ７３は、テラヘルツ発生・検出用によく用いられる光伝導スイッチである。なお、ＰＣＡ７３に替えて、高速信号用のフォトダイオードを用いてもよい。ＰＣＡ７３は、複数の出力端子５４それぞれに一対一で対応するように、複数設けられている。ＰＣＡ７３は、一対一で対応するパッド７６に電気的に接続されている。ＰＣＡ７３から出力される測定信号は、パッド７６に入力される。
パッド７４，７５，７６，７７は、ピンを接触させるための端子である。パッド７４は、信号処理回路７２に電源を供給するピン３１と接触する端子である。パッド７５は、検査対象であるウェハ５０に電源を供給するピン３２と接触する端子である。パッド７６は、ＰＣＡ７３からの信号を出力するためのピン３３と接触する端子であり、ＰＣＡ７３に一対一で対応するように、ＰＣＡ７３と同じ数だけ設けられている。なお、パッド７６は、図９に示されるように、ＰＣＡ７３に一対一で対応せずに全てのＰＣＡ７３に対して一つ設けられていてもよい。この場合には、プローブ読出し結果が一本にまとめられて１つのピン３３からロックインアンプ１８に出力される。これにより、ピン３３の本数を減らすことができるため、ピン３３からウェハ５０に加わる荷重を低減することができる。パッド７７は、グランド接続用のピン３４と接触する端子である。
［ウェハ検査装置］
次に、第１実施形態に係るウェハ検査装置１について、図１を参照して説明する。ウェハ検査装置１は、ウェハ５０のフォトダイオード７１にポンプ光を照射すると共に、ＰＣＡ７３にプローブ光を照射することにより、いわゆるポンププローブ法により、チップ形成領域５１のメモリセル５７等の内部回路の動作状態を検査する。ポンププローブ法は、超高速（フェムト秒からピコ秒）の時間領域の現象を検証する測定手段であり、ポンプ光によりウェハ５０を励起させると共にプローブ光によりウェハ５０の動作状態を観測する。ポンププローブ法では、ポンプ光に同期したプローブ光を発生させ、ポンプ光の入射タイミングに対してプローブ光の入射タイミングを遅延させ、当該遅延時間を変化させることにより、光反応の開始から終了までを観測することができる。ウェハ検査装置１は、光源１１と、ビームスプリッタ１２と、光遅延装置１３と、光スキャナ１４，１５と、集光レンズ１６，１７と、ロックインアンプ１８と、制御・解析装置１９と、を有している。
光源１１は、電源（不図示）によって動作させられ、ウェハ５０に照射されるパルス光を出力する光源である。光源１１は、例えばフェムト秒パルスレーザ光源である。フェムト秒パルスレーザ光源としては、例えば、波長８００ｎｍ程度、パルス幅１００ｆｓ程度、出力１００ｍＷ程度の光パルスを、１００ＭＨｚの繰り返し周波数で発生させる発信器（例えば、チタンサファイヤレーザ発信器等）を用いることができる。このように、光源１１は、所定のサイクルで連続的に出力されるパルス光を出力する。光源１１から出力された光は、ビームスプリッタ１２に入力される。なお、光源１１から出力された光は、ビームスプリッタ１２に入力される前に、減光フィルタに入力されて減光されるものであってもよい。
ビームスプリッタ１２は、光源１１から出力された光について、一部をそのまま透過すると共に、残りを透過する方向と略直交する方向へ反射する。ビームスプリッタ１２において透過された光が上述したポンプ光となり光チョッパ２０に入力され、反射された光が上述したプローブ光となり光遅延装置１３に入力される。ポンプ光及びプローブ光は、いずれも光源１１から出力されたパルス光であり、互いに同期している。光チョッパ２０は、ポンプ光を一定周期で断続することによりポンプ光を周期的にチョッピングする。光チョッパ２０は、例えばポンプ光を透過する部分と透過しない部分とが交互に配置された回転ディスクとして構成されており、モータの回転駆動によって回転することにより、ポンプ光を周期的に透過する。光チョッパ２０を設けてロックインアンプ１８で計測することにより、信号のＳＮ比を向上させることができる。光チョッパ２０を透過したポンプ光は、反射板２１によって光スキャナ１４方向に反射される。
光スキャナ１４は、例えばガルバノミラー又はＭＥＭＳ（Micro ElectroMechanical Systems）等の光走査素子によって構成されている。光スキャナ１４は、制御・解析装置１９からの制御信号に応じて、ポンプ光が所定の照射エリア（具体的には、各フォトダイオード７１の配置箇所）に照射されるようにポンプ光を走査する。光スキャナ１４は、所定の照射エリアにポンプ光を２次元的に走査するための構成を有しており、例えば、２個のモータ、各モータに取り付けられるミラー、モータを駆動させるドライバ、及び、制御・解析装置１９からの制御信号を受信するインターフェース等を有している。光スキャナ１４によって走査されたポンプ光は、集光レンズ１６を介してフォトダイオード７１の配置箇所に照射される。光スキャナ１４は、例えば、各フォトダイオード７１に順次ポンプ光が照射されるように、連続的に一又は複数のフォトダイオード７１を照射対象とする。集光レンズ１６は、フォトダイオード７１の配置箇所にポンプ光を集光するレンズであり、例えば対物レンズである。
光遅延装置１３は、プローブ光のＰＣＡ７３への入射タイミングを変化させることにより、プローブ光の遅延時間を変化させる。プローブ光の遅延時間とは、ポンプ光のフォトダイオード７１への入射タイミングに対するプローブ光のＰＣＡ７３への入射タイミングの遅延時間である。光遅延装置１３は、プローブ光の遅延時間を変化させる。光遅延装置１３は、例えば、プローブ光の光路長を変化させることにより、プローブ光の遅延時間を変化させる。光遅延装置１３は、可動ミラー２２，２３を含んだ光学系により構成されている。可動ミラー２２，２３は、光遅延装置１３における入射光軸に対して例えば４５度の角度で斜めに配置された一対の反射ミラーである。プローブ光は、可動ミラー２２において上記入射光軸に対して垂直な方向に反射されて可動ミラー２３に入射し、可動ミラー２３において上記入射光軸に対して平行な方向に反射される。可動ミラー２２，２３は、光遅延装置１３における移動可能な架台の上に設置されており、制御・解析装置１９からの制御信号に応じて駆動するモータにより、光遅延装置１３によって入射光軸方向に移動可能に構成されている。可動ミラー２２，２３が上記入射光軸方向に移動することにより、プローブ光の光路長が変化する。すなわち、可動ミラー２２，２３が、入射光軸方向においてビームスプリッタ１２から離れるように移動するとプローブ光の光路長が長くなり、入射光軸方向においてビームスプリッタ１２に近づくように移動するとプローブ光の光路長が短くなる。可動ミラー２３から出力されたプローブ光は反射板２４によって反射され、反射板２４によって反射されたプローブ光が、反射板２５によって光スキャナ１５方向に更に反射される。
光スキャナ１５は、例えばガルバノミラー又はＭＥＭＳ（Micro ElectroMechanical Systems）等の光走査素子によって構成されている。光スキャナ１５は、制御・解析装置１９からの制御信号に応じて、プローブ光が所定の照射エリア（具体的には、各ＰＣＡ７３の配置箇所）に照射されるようにプローブ光を走査する。光スキャナ１５は、所定の照射エリアにプローブ光を２次元的に走査するための構成を有しており、例えば、２個のモータ、各モータに取り付けられるミラー、モータを駆動させるドライバ、及び、制御・解析装置１９からの制御信号を受信するインターフェース等を有している。光スキャナ１５によって走査されたプローブ光は、集光レンズ１７を介してＰＣＡ７３の配置箇所に照射される。光スキャナ１５は、例えば、各フォトダイオード７１に順次プローブ光が照射されるように、連続的に一又は複数のＰＣＡ７３を照射対象とする。集光レンズ１７は、ＰＣＡ７３の配置箇所にプローブ光を集光するレンズであり、例えば対物レンズである。
上述したように、ＰＣＡ７３は、プローブ光が入力されている間のみ、出力端子５４から出力される出力信号に応じた信号である測定信号をパッド７６に出力する。例えば、プローブ光が２０ｐｓのパルス光である場合には、２０ｐｓの時間幅のみにおいて、出力端子５４の出力（測定信号）がパッド７６に入力されることとなる。このように、ＰＣＡ７３はパルス光に基づき短期間のみＯＮ状態（測定信号を出力する状態）となる。そして、光遅延装置１３によってＰＣＡ７３へのプローブ光の入射タイミングを変更させることにより、高速の出力パルス（出力端子５４から出力される出力信号）をサンプリングしながら出力し、結果的に出力信号を良好なＳＮ比で観測することができる。このようにしてサンプリングされて出力された測定信号（プローブ信号）は、直流的に測定されており、その周波数帯域が狭いため、パッドに接触させたピン３３によって読み出すことができる。ピン３３によって読み出された測定信号はロックインアンプ１８に入力される。
ロックインアンプ１８は、ピン３３によって読み出された測定信号のＳＮ比向上を目的として、測定信号における、ポンプ光が光チョッパ２０によって周期的にチョッピングされる繰り返し周波数に合わせた信号のみを増幅して出力する。ロックインアンプ１８によって出力された信号（増幅信号）は、制御・解析装置１９に入力される。
制御・解析装置１９は、例えばＰＣ等のコンピュータである。制御・解析装置１９には、例えば、ユーザから計測条件等が入力されるキーボード及びマウス等の入力装置と、ユーザに計測結果等を示すモニタ等の表示装置とが接続されている（共に不図示）。制御・解析装置１９は、プロセッサを含む。制御・解析装置１９は、プロセッサにより、例えば光源１１と、光遅延装置１３と、光スキャナ１４，１５と、ロックインアンプ１８とを制御する機能と、ロックインアンプ１８からの増幅信号に基づき、波形（解析画像）を生成する等の解析を行う機能と、を実行する。ユーザは、例えば制御・解析装置１９において生成された解析画像に基づき、デバイスが形成されたチップの良否（不良品か否か）を判定することができる。
［半導体製造方法］
次に、上述したウェハ検査装置１を用いた検査工程を含む、半導体製造方法の一例について、図６のフローチャートを参照して説明する。最初に、シリコン基板５９が準備される（ステップＳ１：準備する工程）。準備する工程においては、図７に示されるように、メモリセル５７及び検査用デバイス７０等のデバイスが形成されていないシリコン基板５９が準備される。図７に示されるように、準備されるシリコン基板５９は平面視略円形である。シリコン基板５９は、平面視略矩形のチップ形成領域５１を複数有している。チップ形成領域５１は、デバイス形成後においてダイシングストリート６０に沿ってダイシングされることにより、チップとなる領域である。
続いて、シリコン基板５９のデバイス形成領域に各デバイスが形成される（ステップＳ２：形成する工程）。形成する工程においては、図３に示されるように、複数のチップ形成領域５１を有するウェハ５０の各チップ形成領域５１に対応させて、複数のメモリセル５７を含むメモリブロック５２と、メモリセル５７の動作確認のためのポンプ光を受信し電気信号を出力する複数のフォトダイオード７１と、電気信号に基づきロジック信号を生成し該ロジック信号をメモリセル５７に出力する信号処理回路７２と、を形成する。より詳細には、形成する工程では、チップ形成領域５１に、メモリブロック５２と、入力端子５３と、出力端子５４と、電源用端子５５と、グランド用端子５６とを形成し、該チップ形成領域５１に対応する（該チップ形成領域５１の周囲の）ダイシングストリート６０に、フォトダイオード７１と、信号処理回路７２であるアンプ７２ａ及びディスクリミネータ７２ｂと、ＰＣＡ７３と、パッド７４，７５，７６，７７と、を形成する。すなわち、形成する工程では、フォトダイオード７１及び信号処理回路７２を、チップ形成領域５１外に形成する。
続いて、フォトダイオード７１に対してポンプ光が入力され、メモリセル５７の動作状態が検査される（ステップＳ３：検査する工程）。検査する工程では、更に、出力端子５４に対応した領域にプローブ光を入力することにより、メモリセル５７へのロジック信号の入力に応じて出力端子５４から出力される出力信号に応じた信号（測定信号）を検出し、メモリセル５７の動作状態を検査する。より詳細には、検査する工程では、ポンプ光に同期したプローブ光を、ポンプ光のフォトダイオード７１への入力タイミングに対する遅延時間を変化させながら繰り返しＰＣＡ７３に入力し、ＰＣＡ７３から出力される測定信号を検出し、メモリセル５７の動作状態を検査する。このように、検査する工程では、所定のサイクルで連続的に出力されるパルス光であるポンプ光に同期したプローブ光を、ポンプ光のフォトダイオード７１への入力タイミングに対して所定の遅延時間だけ遅延させてＰＣＡ７３に入力し、遅延時間を変化させ、プローブ光の各パルスの入力に応じてＰＣＡ７３から出力される、測定信号をそれぞれ検出する。
検査する工程の詳細について、図８のフローチャート及び図１を参照してより詳細に説明する。検査する工程では、図８に示されるように、最初に、ウェハ５０がウェハ検査装置１の検査台１１０（図１参照）にセットされる（ステップＳ３１）。検査台１１０にセットされるウェハ５０は、ステップＳ２の形成する工程においてデバイスを形成したウェハ５０である。なお、図１中のウェハ５０は平面視矩形状であるが、実際には図２に示されるように平面視円形であってもよい。
続いて、検査台１１０に載置されたウェハ５０が有する複数のチップ形成領域５１から、一つのチップ形成領域５１が選択される（ステップＳ３２）。具体的には、制御・解析装置１９が、例えばユーザから検査開始の指示入力を受けると、予め定められた所定の位置のチップ形成領域５１を、最初に検査する対象のチップ形成領域５１として特定する。検査対象のチップ形成領域５１が特定されると、図３に示されるように、当該チップ形成領域５１のパッド７４にピン３１が、パッド７５にピン３２が、各パッド７６にピン３３が、パッド７７にピン３４が、それぞれ接触させられる。図１に示されるように、ピン３１は信号処理回路７２用の電源供給部１０１に電気的に接続されており、ピン３２はウェハ５０用の電源供給部１０２に電気的に接続されており、複数のピン３３はそれぞれロックインアンプ１８に電気的に接続されており、ピン３４はグランド１０４に電気的に接続されている。なお、ウェハ５０への電源供給の態様は上記に限定されず、例えばウェハ上にフォトダイオード及び電源電圧形成用回路を形成し、当該フォトダイオードに光を照射することにより、非接触で電力を供給する構成としてもよいし、電磁場を用いて空間伝送的に電力を供給する構成としてもよい。
続いて、選択されたチップ形成領域５１に対応する複数のフォトダイオード７１から、一つのフォトダイオード７１が選択される（ステップＳ３３）。具体的には、制御・解析装置１９が、予め定められた所定の位置のフォトダイオード７１を、最初にポンプ光を入射するフォトダイオード７１として特定する。
続いて、選択されたフォトダイオード７１にポンプ光が照射される（ステップＳ３４）。具体的には、制御・解析装置１９が、選択したフォトダイオード７１にポンプ光が照射されるように、光スキャナ１４を制御すると共に、光源１１からフェムト秒パルスレーザが出力されるように光源１１を制御する。
続いて、選択されたフォトダイオード７１に対応するＰＣＡ７３にプローブ光が照射される（ステップＳ３５）。当該フォトダイオード７１に対応するＰＣＡ７３とは、当該フォトダイオード７１と電気的に接続されたＰＣＡ７３である。具体的には、制御・解析装置１９が、選択されたフォトダイオード７１に対応するＰＣＡ７３にプローブ光が照射されるように、光スキャナ１５を制御する。また、制御・解析装置１９は、ポンプ光に対する遅延時間を変化させながら、プローブ光が繰り返しＰＣＡ７３に入力されるように、光遅延装置１３を制御する。このようにしてサンプリングされた測定信号は、ピン３３を介してロックインアンプ１８に入力される。更に、当該測定信号を増幅した増幅信号がロックインアンプ１８から制御・解析装置１９に入力され、制御・解析装置１９において増幅信号が解析される。具体的には、制御・解析装置１９は、増幅信号に基づき解析画像を生成する。ユーザは、例えば、ウェハ５０の全てのチップ形成領域５１についての検査が終了した後において、当該解析画像に基づき、検査されたメモリセル５７の領域（選択されたチップ形成領域５１に係るメモリセル５７の領域）の動作状態が通常状態か否かを確認することができる。なお、各チップ形成領域５１の動作状態が通常である（良品である）か否かは、ユーザによらずに、制御・解析装置１９によって判断されてもよい。この場合には、例えば、良品である場合の解析結果（画像パターン）が予め用意されていることにより、制御・解析装置１９によって良品か否かの判断がされる。制御・解析装置１９は、ユーザによって、或いは制御・解析装置１９によって、良品と判断されたチップ形成領域５１の位置情報を記憶する。
続いて、選択されているチップ形成領域５１において、ポンプ光照射前のフォトダイオード７１が存在しないか否かが判定される（ステップＳ３６）。各チップ形成領域５１に対応するフォトダイオード７１の数は事前に把握可能であるため、制御・解析装置１９は、例えば、一のチップ形成領域５１に対応するフォトダイオード７１の数に応じたポンプ光照射を行ったか否かに基づき、ポンプ光照射前のフォトダイオード７１が存在しないか否かを判定する。
ステップＳ３６において、選択されているチップ形成領域５１に対応するポンプ光照射前のフォトダイオード７１が存在する（Ｓ３６：ＮＯ）と判定された場合には、ポンプ光照射前の一つのフォトダイオード７１が選択される（ステップＳ３７）。具体的には、制御・解析装置１９が、予め定めた選択順序に従って、次にポンプ光を入射するフォトダイオード７１を特定する。その後は、上述したステップＳ３４〜Ｓ３６の処理が再度行われる。
一方、ステップＳ３６において、選択されているチップ形成領域５１に対応するポンプ光照射前のフォトダイオード７１が存在しない（Ｓ３６：ＹＥＳ）と判定された場合には、当該ウェハ５０において、検査前のチップ形成領域５１が存在しないか否かが判定される（ステップＳ３８）。ウェハ５０におけるチップ形成領域５１の数は事前に把握可能であるため、制御・解析装置１９は、例えば、ウェハ５０におけるチップ形成領域５１の数分だけチップ形成領域５１の選択を行ったか否かに応じて、検査前のチップ形成領域５１が存在しないか否かを判定する。
ステップＳ３８において、ウェハ５０に、検査前のチップ形成領域５１が存在する（Ｓ３８：ＮＯ）と判定された場合には、検査前の一つのチップ形成領域５１が選択される（ステップＳ３９）。具体的には、制御・解析装置１９が、予め定めた選択順序に従って、次に検査するチップ形成領域５１を特定する。チップ形成領域５１が特定されると、当該チップ形成領域５１のパッド７４にピン３１が、パッド７５にピン３２が、各パッド７６にピン３３が、パッド７７にピン３４が、それぞれ接触させられる。その後は、上述したステップＳ３３〜Ｓ３８の処理が再度行われる。一方、ステップＳ３８において、ウェハ５０に、検査前のチップ形成領域５１が存在しない（Ｓ３８：ＹＥＳ）と判定された場合には、当該ウェハ５０についての、ステップＳ３の検査する工程が完了する。
図６に戻り、続いて、ダイシングストリート６０に沿ったウェハ５０のダイシング（切断）が行われる（ステップＳ４：ダイシングする工程）。ダイシングする工程においては、チップ形成領域５１毎にウェハ５０をダイシングする（図２参照）。本実施形態では、メモリセル５７の動作状態を検査するためのデバイスである検査用デバイス７０の各構成（フォトダイオード７１、信号処理回路７２、ＰＣＡ７３、及びパッド７４，７５，７６，７７）がダイシングストリート６０に形成されている。このため、チップ形成領域５１毎にダイシングされることにより生成されるチップには、検査用デバイス７０の各構成が含まれない。ダイシングは、例えばダイサー又はダイシングソー等のダイシング装置により行われる。ダイシング装置は、例えば、高速回転するスピンドルの先端に取り付けられた極薄のブレードよりダイシングストリート６０に沿って切削する。
最後に、ウェハ５０のダイシングにより生成された複数のチップの組み立てが行われる（ステップＳ５：組み立てる工程）。組み立てる工程においては、従来から周知である半導体装置の組立工程が行われる。例えば、ダイシング後のチップのうち、ステップＳ３の検査する工程において動作状態が通常である（良品である）とされたチップがピックアップされ、該チップが大型基板に搭載されて封止樹脂によって封止される。良品であるチップ（チップ形成領域５１）の位置情報は、上述したように、例えば、制御・解析装置１９によって記憶されており、当該位置情報を利用して、上記チップのピックアップが行われる。なお、組み立てる工程においては、大容量化を目的として複数のチップが積層されてもよい。以上が、半導体製造方法の一例である。
［作用効果］
上述したように、第１実施形態に係るウェハ５０は、複数のチップ形成領域５１を有する半導体ウェハであって、チップ形成領域５１内に形成されたメモリセル５７と、チップ形成領域５１外に形成された検査用デバイス７０と、を備え、検査用デバイス７０は、メモリセル５７の動作確認のためのポンプ光の入力を受け、該ポンプ光に応じた電気信号を出力するフォトダイオード７１と、フォトダイオード７１から出力される電気信号に基づきロジック信号を生成し、該ロジック信号をメモリセル５７に出力する信号処理回路７２と、を有する。
第１実施形態に係るウェハ５０では、検査用デバイス７０として、光信号に応じた電気信号を出力するフォトダイオード７１、及び、電気信号に基づきロジック信号を生成する信号処理回路７２が設けられている。メモリセル５７の動作確認のための信号が光信号で入力されることから、動作状態を検査する際に、信号入力用のピンを入力端子５３に接触させる必要がない。このため、信号入力用のピンを回路の端子に接触させる態様において、高密度化された集積回路の動作状態を確認する際に問題となっていた、ウェハに対する押圧力の増大等が問題とならない。そして、フォトダイオード７１から出力された電気信号に基づき、信号処理回路７２によってロジック信号が生成され、該ロジック信号が内部回路に入力されるため、動作確認のための信号が光信号で入力される態様においても、従来のようにピンを端子に接触させる態様と同様に、内部回路の動作確認が適切に行われる。また、信号入力用のピンを回路の端子に接触させる態様においては、高密度化された集積回路の動作確認を行う際、密集して設けられた端子に対して高精度にピンを接触させる必要があるため、ピン先端の微細化が必要となるが、ピン先端を物理的に小型化することには限界があった。このことにより、集積回路の高密度化に十分に対応できないおそれがあった。この点、第１実施形態に係るウェハ５０の動作状態の検査においては、動作確認のための信号が光信号で入力されるため、動作確認を行う際にピン先端の形状が問題となることがない。以上より、第１実施形態に係る構成によれば、動作状態の検査に適した半導体ウェハを提供することができる。更に、信号入力用のピンを回路の端子に物理的に接触させる態様においては、ピンが供給可能な信号の周波数帯域に上限（例えば数１００ＭＨｚ等）があり、当該上限によって高速の入力信号に対応できない場合がある。この点、本実施形態に係るウェハ５０を用いて動作状態の検査を行う場合には、ピンの物理的な接触ではなく、光信号の入力によって動作確認の信号が供給されるため、上述した上限を超えた周波数帯域の信号を、動作確認の信号として供給することが可能となる。そして、ウェハ５０では、上述した検査用デバイス７０がチップ形成領域５１外に形成されているため、動作確認用の構成であるフォトダイオード７１及び信号処理回路７２が、動作確認（動作状態の検査）後のダイシングによってチップから切り離されることとなる。このことで、チップが必要最小限の構成とされ、フォトダイオード７１等の検査用デバイス７０の形成によってチップエリアが制限されることが回避される。これにより、動作状態の検査を行う半導体ウェハとして、より好適な半導体ウェハが提供される。
第１実施形態において、検査用デバイスは、ダイシングストリート６０に形成されている。ダイシングストリート６０は、ダイシングにおいて切り代となる領域であり、ダイシングにおいて必ず必要となる領域である。このような領域に検査用デバイス７０が形成されることにより、検査用デバイス７０を形成するために別途半導体ウェハの領域を確保する必要がなく、半導体ウェハの領域が効率的に利用される。
第１実施形態において、ウェハ５０は、チップ形成領域５１内に形成されメモリセル５７から出力信号を出力する出力端子５４を備え、検査用デバイス７０は、出力端子５４に電気的に接続されると共にプローブ光が入力されている間において出力信号に応じた信号を出力するＰＣＡ７３を有する。このように、出力信号に応じた信号を出力するＰＣＡ７３が設けられているので、当該ＰＣＡ７３からの信号を検出することにより、出力端子５４自体にピンを接触させることなく、メモリセル５７の動作状態の検査に係る信号を検出することができる。このことで、ピンを端子に接触させる態様において問題となる、半導体ウェハに対する押圧力の増大等がより抑制される。すなわち、上記ＰＣＡ７３が設けられた構成を採用することによって、動作状態の検査により適した半導体ウェハを提供することができる。また、プローブ光がパルス光であるため、ＰＣＡ７３から出力される信号自体は、周波数帯域の狭い信号とできる。このため、ロジック信号が高速の信号とされ、出力端子５４から出力される出力信号の帯域が広い場合であっても、メモリセル５７の動作状態の検査に係る信号（ＰＣＡ７３から出力される信号）を、プローブピン等を用いて容易に検出することができる。すなわち、上記ＰＣＡ７３が設けられた構成を採用することによって、高速の信号が入力される場合においても、プローブピン等の帯域の狭い信号のみ検出可能な簡易な構成を用いて、内部回路の動作状態が適切に検査される。
第１実施形態において、信号処理回路７２は、フォトダイオード７１から出力される電気信号を所定の増幅度で増幅するアンプ７２ａと、アンプ７２ａによって増幅された電気信号に基づきロジック信号を生成し、該ロジック信号をメモリセル５７に出力するディスクリミネータ７２ｂと、を有する。これにより、フォトダイオード７１が受信する光量が一定量以上である場合に、Highとなるロジック信号がメモリセル５７に入力される構成を、アンプ７２ａの増幅度とディスクリミネータ７２ｂの閾値の設定によって容易に実現することができる。これにより、動作状態の検査を行う半導体ウェハとして、より好適な半導体ウェハが提供される。
第１実施形態において、形成する工程では、チップ形成領域５１に対応させて、メモリセル５７から出力信号を出力する出力端子である出力端子５４を更に形成し、検査する工程では、出力端子５４に対応した領域にプローブ光を入力することにより、メモリセル５７へのロジック信号の入力に応じて出力端子５４から出力される出力信号に応じた信号を検出し、メモリセル５７の動作状態を検査する。このように、出力端子５４に対応した領域に光信号を入力することによって出力信号に応じた信号を検出することにより、出力端子５４にプローブピンを接触させることなく、内部回路の動作状態の検査に係る信号が検出される。このことで、プローブピンを端子に接触させる態様において問題となる、ウェハ（特にウェハにおけるチップ形成領域）に対する押圧力の増大等がより抑制される。すなわち、集積回路の高密度化により適した半導体製造方法が提供される。
第１実施形態において、形成する工程では、チップ形成領域５１に対応させて、出力端子５４に電気的に接続されると共に光信号が入力されている間において出力信号に応じた信号を出力するＰＣＡ７３を更に形成し、検査する工程では、ポンプ光に同期したパルス光であるプローブ光を、ポンプ光のフォトダイオード７１への入力タイミングに対する遅延時間を変化させながら繰り返しＰＣＡ７３に入力し、ＰＣＡ７３から出力される、出力信号に応じた信号を検出する。すなわち、検査する工程では、所定のサイクルで連続的に出力されるパルス光であるポンプ光に同期したプローブ光を、ポンプ光のフォトダイオード７１への入力タイミングに対して所定の遅延時間だけ遅延させてＰＣＡ７３に入力し、当該遅延時間を変化させ、プローブ光の各パルスの入力に応じてＰＣＡ７３から出力される、出力信号に応じた信号をそれぞれ検出する。このように、プローブ光が、ポンプ光のフォトダイオード７１への入力タイミングに対して遅延してＰＣＡ７３に繰り返し入力され、繰り返しの入力において遅延時間が変化させられることにより、出力端子５４から出力される出力信号をサンプリングすることができ、該サンプリング結果から内部回路の動作状態が適切に検査される。このようにして検査される場合、出力端子５４から出力される出力信号がそのまま測定されるのではなく、ＰＣＡ７３から出力される信号が複数回測定されることにより、出力信号がサンプリングされる。ＰＣＡ７３から出力される信号（出力信号に応じた信号）は、周波数帯域の狭い信号であるため、例えばロジック信号が高速の信号とされ、出力端子５４から出力される出力信号の帯域が広い場合であっても、プローブピン等を用いて容易に検出することができる。すなわち、上述した方法で検査を行うことにより、高速の信号が入力される場合においても、プローブピン等の帯域の狭い信号のみ検出可能な簡易な構成を用いて、内部回路の動作状態が適切に検査される。
＜第２実施形態＞
次に、図１０〜図１２を参照して第２実施形態を説明する。以下では、第１実施形態と異なる点について主に説明する。
［ウェハ］
図１０に示されるように、第２実施形態に係るウェハ５０Ａは、第１実施形態のウェハ５０と異なり、ＰＣＡ７３を有しておらず、また、出力端子５４上に非線形光学結晶１５０が配置される。なお、非線形光学結晶１５０は、出力端子５４と必ずしも接している必要はないが、出力端子５４の電界変化を検知可能な程度に出力端子５４に近接している必要がある。非線形光学結晶１５０は、後述するウェハ検査装置１Ａによる動作状態の検査時において、検査中のチップ形成領域５１の出力端子５４上にのみ配置されるものであってもよいし、全てのチップ形成領域５１の出力端子５４上に配置されるものであってもよい。なお、図１０においては、説明の便宜上、一部の構成を省略して示している。具体的には、図１０においては、アンプ７２ａ及びディスクリミネータ７２ｂを単に信号処理回路７２として示すと共に、メモリブロック５２（メモリセル５７）の図示を省略している。
図１１は、出力端子５４上に配置された非線形光学結晶１５０におけるプローブ光の反射について説明する図である。なお、図１１において、一点鎖線の矢印は電界を示しており、実線の矢印はプローブ光を示している。非線形光学結晶１５０は、結晶部１５１と、プローブ光反射ミラー１５２と、透明電極１５３と、を有している。また、非線形光学結晶１５０には、接地電極用のピン１３３が接続されている。結晶部１５１は、例えばＺｎＴｅ系化合物半導体単結晶を含んで構成されている。プローブ光反射ミラー１５２は、結晶部１５１の下面側（出力端子５４側）に設けられており、プローブ光を反射するミラーである。透明電極１５３は、結晶部１５１の上面側に設けられており、プローブ光の入射面となる電極である。非線形光学結晶１５０は、出力端子５４上に配置されている。ロジック信号に応じて出力端子５４から出力される出力信号によって、出力端子５４上の電界が変化すると、該電界が非線形光学結晶１５０に漏れ込み、非線形光学結晶１５０における屈折率が変化する。このような非線形光学結晶１５０にプローブ光が入射すると、その屈折率の変化に応じて、プローブ光反射ミラー１５２において反射される反射光（プローブ光の反射光）の偏光状態（偏波面）が変化する。反射光の偏光状態（偏波面）が変化することにより、ビームスプリッタ１２Ａ（偏光ビームスプリッタ）が反射する光量（光強度）が変化する。当該光強度の変化を光検出器９９が検知することにより、デバイスが形成されたチップの良否（不良品か否か）を判定することができる。
［ウェハ検査装置］
図１０は、第２実施形態に係るウェハ検査装置１Ａを示す概略斜視図である。図１０に示されるウェハ検査装置１Ａは、第１実施形態のウェハ検査装置１と同様に、ウェハ５０Ａのチップ形成領域５１に形成されたメモリセル５７（内部回路）の動作状態を検査する装置である。ウェハ検査装置１Ａは、ウェハ５０Ａのフォトダイオード７１にポンプ光を照射すると共に、ウェハ５０Ａの出力端子５４上の非線形光学結晶１５０にプローブ光を照射し非線形光学結晶１５０からの反射光に基づきメモリセル５７等の内部回路の動作状態を検査する。ウェハ検査装置１は、テスタ９５と、ＶＣＳＥＬアレイ９６と、プローブ光源９７と、ビームスプリッタ１２Ａと、波長板９８と、光スキャナ１５Ａと、集光レンズ１６Ａ，１７Ａと、光検出器９９と、ロックインアンプ１８Ａと、制御・解析装置１９Ａと、を有している。
テスタ９５は、電源（不図示）によって動作させられ、ＶＣＳＥＬアレイ９６及びプローブ光源９７に検査用電気信号を繰り返し印可する。これにより、ＶＣＳＥＬアレイ９６及びプローブ光源９７は共通の検査用電気信号に基づき光を発生させることとなるため、これらが出力する光を互いに同期させることができる。
ＶＣＳＥＬ（Vertical-Cavity Surface EmittingLaser）アレイ９６は、面発光レーザであり、複数のフォトダイオード７１に対して同時に（並列で）ポンプ光としてのレーザ光を照射する。ＶＣＳＥＬアレイ９６は、テスタ９５から入力される検査用電気信号に基づきレーザ光を発生させる。ＶＣＳＥＬアレイ９６は例えば４０ＧＢＰＳ程度で変調が可能であり、４０ＧＢＰＳに相当する入射パルス列を形成可能である。また、ＶＣＳＥＬアレイ９６は、発光点が所定のピッチ（例えば２５０μｍ）で配置されている。当該所定のピッチを、複数のフォトダイオード７１が隣り合う間隔とすることにより、各フォトダイオード７１に対して同時に（並列で）レーザ光を照射することができる。なお、ＶＣＳＥＬアレイ９６の発光点のピッチは、必ずしもフォトダイオードの間隔と一致している必要はなく、例えば発光点が２５０μｍピッチで配置されている場合に、レンズ系を用いて光を１／２或いは１／４等に縮小し、１２５μｍピッチ或いは６２．５μｍピッチでアレイ状に配置されたフォトダイオード７１に光を照射してもよい。ＶＣＳＥＬアレイ９６から出射されたポンプ光は、集光レンズ１６Ａを透過して各フォトダイオード７１に照射される。
プローブ光源９７は、非線形光学結晶１５０に照射されるパルス光であるプローブ光を出力する光源である。プローブ光源９７は、テスタ９５から入力される検査用電気信号に基づきプローブ光を発生させる。当該プローブ光は、上述したＶＣＳＥＬアレイ９６において発生するレーザ光（ポンプ光）に同期している。より詳細には、プローブ光源９７から出力されるプローブ光は、ＶＣＳＥＬアレイ９６から出力されるポンプ光に同期すると共に、該ポンプ光に対して所定時間だけ遅延した光信号である。プローブ光源９７は、ポンプ光に対する遅延時間を例えばパルス毎に変化させながら繰り返しプローブ光を出力する。この場合、プローブ光源９７は、遅延時間を変化させる電気回路を備えていてもよい。これにより、第１実施形態と同様に、高速の出力パルス（出力端子５４から出力される出力信号）をサンプリングしながら検知することが可能となる。なお、プローブ光源９７は、パルス光ではなくＣＷ光を出力するものであってもよい。この場合には、プローブ光をポンプ光に対して遅延させるものでなくてもよい。
ビームスプリッタ１２Ａは、偏光成分が０度の光を透過し９０度の光を反射するように設定された偏光ビームスプリッタである。ビームスプリッタ１２Ａは、プローブ光源９７から出力された偏光成分が０度の光を透過する。ビームスプリッタ１２Ａを透過したプローブ光は、λ／８波長板である波長板９８、光スキャナ１５Ａ、及び集光レンズ１７Ａを経て非線形光学結晶１５０に照射される。光スキャナ１５Ａは、制御・解析装置１９Ａからの制御信号に応じて、プローブ光が各出力端子５４上の非線形光学結晶１５０に照射されるようにプローブ光を走査する。また、プローブ光に応じた非線形光学結晶１５０からの反射光は、集光レンズ１７Ａ、光スキャナ１５Ａ、及び波長板９８を経てビームスプリッタ１２Ａに入力される。反射光は、λ／８波長板である波長板９８を２回透過することによって円偏光となり、当該円偏光のうち、偏光成分が９０度の反射光がビームスプリッタ１２Ａによって反射され光検出器９９に入力される。
光検出器９９は、例えばフォトダイオード、アバランシェフォトダイオード、光電子増倍管、又はエリアイメージセンサ等であり、非線形光学結晶１５０からの反射光（内部回路へのロジック信号の入力に応じて出力端子５４から出力される出力信号に応じた信号）を受光し、検出信号を出力する。当該検出信号の所定の周波数の信号成分のみがロックインアンプ１８Ａによって増幅され、増幅された増幅信号が制御・解析装置１９Ａに入力される。制御・解析装置１９Ａは、ロックインアンプ１８Ａからの増幅信号に基づき波形（解析画像）を生成する。ユーザは、例えば制御・解析装置１９Ａにおいて生成された解析画像に基づき、デバイスが形成されたチップの良否（不良品か否か）を判定することができる。
なお、第２実施形態の検査方法（非線形光学結晶１５０からの反射光に基づきメモリセル５７等の内部回路の動作状態を検査する）については、図１０に示すウェハ検査装置１Ａではなく、第１実施形態に係るウェハ検査装置１により実行されるものであってもよい。
［ウェハ検査方法］
次に、上述したウェハ検査装置１Ａを用いたウェハ検査方法の一例について、図１２のフローチャートを参照して説明する。当該ウェハ検査方法は、第１実施形態において説明した図６の「ステップＳ３：検査する工程」において実施されるものである。
図１２に示されるように、最初に、デバイス形成済みのウェハ５０Ａがウェハ検査装置１Ａの検査台（不図示）にセットされる（ステップＳ１３１）。続いて、ウェハ５０Ａが有する複数のチップ形成領域５１から、一つのチップ形成領域５１が選択される（ステップＳ１３２）。具体的には、制御・解析装置１９Ａが、例えばユーザから検査開始の指示入力を受けると、予め定められた所定の位置のチップ形成領域５１を、最初に検査する対象のチップ形成領域５１として特定する。続いて、選択されたチップ形成領域５１の出力端子５４上に非線形光学結晶１５０が配置される（ステップＳ１３３）。
続いて、テスタ９５からＶＣＳＥＬアレイ９６及びプローブ光源９７に対して、検査用電気信号が印可される（ステップＳ１３４）。これにより、ＶＣＳＥＬアレイ９６及びプローブ光源９７は共通の検査用電気信号に基づき光を発生させることとなるため、これらが出力する光を互いに同期させることができる。
続いて、複数のフォトダイオード７１に対して同時に（並列で）ポンプ光としてのレーザ光が照射される（ステップＳ１３５）。具体的には、制御・解析装置１９Ａが、選択したチップ形成領域５１に対応する各フォトダイオード７１にポンプ光が照射されるように、ＶＣＳＥＬアレイ９６を制御する。
続いて、選択されているチップ形成領域５１の各出力端子５４の中から一つの出力端子５４が選択される（ステップＳ１３６）。具体的には、制御・解析装置１９Ａが、予め定めた選択順序に従って一つの出力端子５４を特定する。続いて、選択された出力端子５４上の非線形光学結晶１５０に対してプローブ光が照射される（ステップＳ１３７）。具体的には、制御・解析装置１９Ａが、所望の位置にプローブ光が照射されるように、プローブ光源９７及び光スキャナ１５Ａを制御する。制御・解析装置１９Ａは、フォトダイオード７１へのポンプ光の入力タイミングに対して遅延させて、ポンプ光に同期したプローブ光が非線形光学結晶１５０に入力されるように、プローブ光源９７を制御する。非線形光学結晶１５０は、出力端子５４上に配置されているため、ロジック信号に応じて出力端子５４から出力される出力信号に基づいて電界が変化し、その結果、屈折率が変化する。このような非線形光学結晶１５０にプローブ光が入射すると、その屈折率の変化に応じて、プローブ光反射ミラー１５２において反射される反射光（プローブ光の反射光）の偏光状態が変化する。反射光の偏光状態が変化することにより、ビームスプリッタ１２Ａ（偏光ビームスプリッタ）から出力される光強度が変化する。当該光強度の変化を光検出器９９が受光し、光検出器９９からの検出信号に基づいて制御・解析装置１９Ａにおいて解析画像が生成される。ユーザは、例えば、ウェハ５０Ａの全てのチップ形成領域５１についての検査が終了した後において、当該解析画像に基づき、検査されたメモリセル５７の領域の動作状態が通常状態か否かを確認することができる。
続いて、選択されているチップ形成領域５１において、選択前の出力端子５４が存在しないか否かが判定される（ステップＳ１３８）。各チップ形成領域５１における出力端子５４の数は事前に把握可能であるため、制御・解析装置１９Ａは、例えば、一のチップ形成領域５１における出力端子５４の数に応じたプローブ光照射を行ったか否かに基づき、選択前の出力端子５４が存在しないか否かを判定する。
ステップＳ１３８において、選択されているチップ形成領域５１には選択前の出力端子５４が存在する（Ｓ１３８：ＮＯ）と判定された場合には、選択前の一つの出力端子５４が選択される（ステップＳ１３９）。その後は、上述したステップＳ１３７及びＳ１３８の処理が再度行われる。
一方、ステップＳ１３８において、選択されているチップ形成領域５１には選択前の出力端子５４が存在しない（Ｓ１３８：ＹＥＳ）と判定された場合には、当該ウェハ５０Ａにおいて、検査前のチップ形成領域５１が存在しないか否かが判定される（ステップＳ１４０）。ウェハ５０Ａにおけるチップ形成領域５１の数は事前に把握可能であるため、制御・解析装置１９は、例えば、ウェハ５０Ａにおけるチップ形成領域５１の数分だけチップ形成領域５１の選択を行ったか否かに応じて、検査前のチップ形成領域５１が存在しないか否かを判定する。
ステップＳ１４０において、ウェハ５０Ａに、検査前のチップ形成領域５１が存在する（Ｓ１４０：ＮＯ）と判定された場合には、検査前の一つのチップ形成領域５１が選択される（ステップＳ１４１）。具体的には、制御・解析装置１９Ａが、予め定めた選択順序に従って、次に検査するチップ形成領域５１を特定する。その後は、上述したステップＳ１３３〜Ｓ１４０の処理が再度行われる。一方、ステップＳ１４０において、ウェハ５０Ａに、検査前のチップ形成領域５１が存在しない（Ｓ１４０：ＹＥＳ）と判定された場合には、当該ウェハ５０Ａについての「検査する工程」が完了する。
［作用効果］
上述したように、第２実施形態に係る半導体製造方法では、検査する工程において、出力端子５４上に非線形光学結晶１５０を配置すると共に、該非線形光学結晶１５０にプローブ光を入力し、該非線形光学結晶１５０からの反射光を、出力信号に応じた信号として検出している。非線形光学結晶１５０の屈折率は、出力端子５４における電圧（すなわち、出力端子５４から出力される出力信号の電圧）に応じて変化する。このため、非線形光学結晶１５０からの反射光は、出力端子５４から出力される出力信号の電圧に応じて偏光状態が変化する。このような偏光状態の変化を、ビームスプリッタ１２Ａを介して光強度の変化として検出することにより、反射光の強度に応じて内部回路の動作状態を検査することが可能となる。上述した方法で検査を行うことにより、プローブピン等をウェハ５０Ａに接触させることなく、反射光の検出に係る簡易な構成のみによって、内部回路の動作状態が適切に検査される。
＜第３実施形態＞
次に、図１３〜図１５を参照して第３実施形態を説明する。以下では、第１実施形態及び第２実施形態と異なる点について主に説明する。
［ウェハ検査装置］
図１３は、第３実施形態に係るウェハ検査装置１Ｂの模式図である。図１３に示されるウェハ検査装置１Ｂは、第１実施形態のウェハ検査装置１等と同様に、ウェハ５０のチップ形成領域５１に形成されたメモリセル５７（内部回路）の動作状態を検査する装置である。ウェハ検査装置１Ｂは、ウェハ５０のフォトダイオード７１にパルス光を照射すると共に、ウェハ５０におけるフォトダイオード７１が形成された面の反対側（裏面側）からプローブ光（ＣＷまたはパルス光）を照射し、該裏面側から出射される光に基づきメモリセル５７等の内部回路の動作状態を検査する。
図１４は、空乏層の伸縮に応じた反射率の変化を説明する図である。図１４に示されるように、ウェハ５０は、ゲート１９１、ソース１９２、及びドレイン１９３を含むＦＥＴを含んで構成されている。ＦＥＴの空乏層ＤＬは、メモリセル５７に入力されるロジック信号のＨｉｇｈ／Ｌｏｗに応じて伸縮して厚みが変化する。このため、当該空乏層ＤＬの厚みの変化を検知することにより、内部回路の動作状態を検査することができる。ここで、空乏層ＤＬの厚みの変化は、ウェハ５０における裏面側から光を照射した際の反射光の強度変化（空乏層ＤＬの厚みの変化に応じた反射率の変化に伴う反射光の強度変化）に基づき検知することができる。このことに着目し、本実施形態のウェハ検査装置１Ｂでは、ウェハ５０の裏面側からプローブ光を照射し、該プローブ光が空乏層内部を通りデバイスの表面で反射することにより裏面側から出射される光を検出している。
図１３に戻り、ウェハ検査装置１は、ＶＣＳＥＬアレイ９６Ｂと、プローブ光源１４０と、ビームスプリッタ１２Ｂと、波長板９８Ｂと、集光レンズ１６Ｂ，１７Ｂと、光検出器９９Ｂと、ロックインアンプ１８Ｂと、制御・解析装置１９Ｂと、を有している。
ＶＣＳＥＬアレイ９６Ｂは、複数のフォトダイオード７１に対して同時に（並列で）レーザ光（パルス光）を照射する。ＶＣＳＥＬアレイ９６Ｂは、フォトダイオード７１に対してパルス光を照射可能な位置に設けられている。ＶＣＳＥＬアレイ９６Ｂから出射されたパルス光は、集光レンズ１６Ｂを透過して各フォトダイオード７１に照射される。プローブ光源１４０は、ウェハ５０におけるフォトダイオード７１が形成された面の反対側の面である裏面側からプローブ光（第２光信号）を照射する。プローブ光源１４０は、ウェハ５０の裏面に対してプローブ光を照射可能な位置（すなわち、ウェハ５０の裏面側）に設けられている。
ビームスプリッタ１２Ｂは、偏光成分が０度の光を透過し９０度の光を反射するように設定された偏光ビームスプリッタである。ビームスプリッタ１２Ｂは、プローブ光源１４０から出力された偏光成分が０度の光を透過する。ビームスプリッタ１２Ｂを透過したプローブ光は、λ／８波長板である波長板９８Ｂ及び集光レンズ１７Ｂを経て、ウェハ５０の裏面側に照射される。また、プローブ光に応じたウェハ５０の裏面側からの反射光は、集光レンズ１７Ｂ及び波長板９８Ｂを経てビームスプリッタ１２Ｂに入力される。反射光は、λ／８波長板である波長板９８Ｂを２回透過することによって円偏光となり、当該円偏光のうち、偏光成分が９０度の反射光がビームスプリッタ１２Ｂによって反射され光検出器９９Ｂに入力される。
光検出器９９Ｂは、反射光を受光し検出信号を出力する。当該検出信号の所定の周波数の信号成分のみがロックインアンプ１８Ａによって増幅され、増幅された増幅信号が制御・解析装置１９Ｂに入力される。制御・解析装置１９Ａは、ロックインアンプ１８Ｂからの増幅信号に基づき波形（解析画像）を生成する。ユーザは、例えば制御・解析装置１９Ｂにおいて生成された解析画像に基づき、デバイスが形成されたチップの良否（不良品か否か）を判定することができる。
［ウェハ検査方法］
次に、上述したウェハ検査装置１Ｂを用いたウェハ検査方法の一例について、図１５のフローチャートを参照して説明する。当該ウェハ検査方法は、第１実施形態において説明した図６の「ステップＳ３：検査する工程」において実施されるものである。
図１５に示されるように、最初に、デバイス形成済みのウェハ５０がウェハ検査装置１Ｂの検査台（不図示）にセットされる（ステップＳ２３１）。続いて、ウェハ５０が有する複数のチップ形成領域５１から、一つのチップ形成領域５１が選択される（ステップＳ２３２）。具体的には、制御・解析装置１９Ｂが、例えばユーザから検査開始の指示入力を受けると、予め定められた所定の位置のチップ形成領域５１を、最初に検査する対象のチップ形成領域５１として特定する。
続いて、複数のフォトダイオード７１に対して同時に（並列で）、ＶＣＳＥＬアレイ９６Ｂからのレーザ光が照射される（ステップＳ２３３）。具体的には、制御・解析装置１９Ｂが、選択したチップ形成領域５１の各フォトダイオード７１にレーザ光が照射されるように、ＶＣＳＥＬアレイ９６Ｂを制御する。
続いて、ウェハ５０におけるフォトダイオード７１が形成された面の反対側の面である裏面側にプローブ光が照射される（ステップＳ２３４）。具体的には、制御・解析装置１９Ｂが、ウェハ５０の裏面側からプローブ光が照射されるようにプローブ光源１４０を制御する。ウェハ５０の空乏層ＤＬ（図１４参照）は、メモリセル５７に入力されるロジック信号のＨｉｇｈ／Ｌｏｗに応じて伸縮して厚みが変化し、当該厚みの変化は、ウェハ５０における裏面側に光を照射した際の反射光の強度変化に基づき検知することができる。当該反射光が光検出器９９Ｂによって受光され、光検出器９９からの検出信号に基づいて制御・解析装置１９Ｂにおいて解析画像が生成される。ユーザは、例えば、ウェハ５０の全てのチップ形成領域５１についての検査が終了した後において、当該解析画像に基づき、検査されたメモリセル５７の領域の動作状態が通常状態か否かを確認することができる。
続いて、当該ウェハ５０において、検査前のチップ形成領域５１が存在しないか否かが判定される（ステップＳ２３５）。ウェハ５０におけるチップ形成領域５１の数は事前に把握可能であるため、制御・解析装置１９Ｂは、例えば、ウェハ５０におけるチップ形成領域５１の数分だけチップ形成領域５１の選択を行ったか否かに応じて、検査前のチップ形成領域５１が存在しないか否かを判定する。ステップＳ２３５において、ウェハ５０に、検査前のチップ形成領域５１が存在する（Ｓ２３５：ＮＯ）と判定された場合には、検査前の一つのチップ形成領域５１が選択される（ステップＳ２３６）。具体的には、制御・解析装置１９Ｂが、予め定めた選択順序に従って、次に検査するチップ形成領域５１を特定する。その後は、上述したステップＳ２３３〜Ｓ２３５の処理が再度行われる。一方、ステップＳ２３５において、ウェハ５０に、検査前のチップ形成領域５１が存在しない（Ｓ２３５：ＹＥＳ）と判定された場合には、当該ウェハ５０についての「検査する工程」が完了する。
［作用効果］
上述したように、第３実施形態に係る半導体製造方法では、検査する工程において、ウェハ５０におけるフォトダイオード７１が形成された面の反対側の面にプローブ光を入力し、該反対側の面からの反射光を検出し、メモリセル５７の動作状態を検査する。ロジック信号がメモリセル５７に入力されることにより、チップにおける空乏層の厚さが変化する。このような空乏層の厚さの変化は、裏面（フォトダイオード７１が形成された面の反対側の面）から光信号を入力した際の反射光の強度変化により検出することができる。よって、裏面からの反射光を検出することにより、プローブピン等を用いることなく、内部回路の動作状態を適切に検査することができる。また、フォトダイオード７１が形成された側にＶＣＳＥＬアレイ９６Ｂが設けられ、その反対側にプローブ光源１４０が設けられることとなるため、各光源の設置スペースを、余裕を持って適切に確保することができる。
＜変形例＞
以上、本発明の実施形態について説明したが、本発明は上記第１実施形態〜第３実施形態に限定されない。
例えば、チップ形成領域５１には内部回路としてメモリセル５７が形成されているとして説明したがこれに限定されず、チップ形成領域には、内部回路として、マイクロプロセッサ等の論理回路、ＬＳＩ（large scale integration）等のアプリケーションプロセッサ（高密度集積回路）、メモリセル及び論理回路を組み合わせた混載型の集積回路、又は、ゲートアレイやセルベースＩＣ等の特殊用途の集積回路等が形成されていてもよい。
また、フォトダイオード７１からメモリセル５７までの電気信号の伝達経路について図５を参照しながら説明したが、フォトダイオードからメモリセル（内部回路）までの電気信号の伝達経路は図５に示したものに限定されない。すなわち、図５示す例では、フォトダイオード７１から出力された電気信号が、アンプ７２ａ、ディスクリミネータ７２ｂ、入力端子５３、ＥＳＤ防止回路９１、及び信号バッファ回路９２を経てメモリセル５７に入力されるとして説明したが、これに限定されず、図１６に示されるように、ディスクリミネータ７２ｂから出力されるロジック信号が、入力端子５３等を介さずに、直接メモリセル５７に入力されるものであってもよい。すなわち、信号処理回路７２のディスクリミネータ７２ｂは、ロジック信号が入力端子５３を介さずにメモリセル５７に入力されるように、入力端子５３を迂回する配線１９０を介してメモリセル５７に接続されていてもよい。このような構成によれば、内部回路の動作確認において、入力端子の容量が問題とならず、高速の電気信号を内部回路に入力し易くすることができる。
また、ウェハとして、チップ形成領域外のダイシングストリート６０上に検査用デバイス７０の各構成が配置されたウェハ５０を説明したが、ウェハの構成はこれに限定されず、例えば、検査用デバイス７０の各構成が、ダイシングストリート６０以外のチップ形成領域外の領域に形成されていてもよい。
また、出力端子にピンを接触させることなく内部回路の動作状態の検査に係る信号を検出する態様を説明したが、これに限定されず、出力端子にピンを接触させて信号を検出してもよい。この場合においても、内部回路の動作確認のための信号の入力については光信号で行われる（入力側においてはピンが回路路の端子に接触させられない）ため、従来と比較して、ウェハに対する押圧力等を軽減することができる。
５０，５０Ａ…ウェハ、５１…チップ形成領域、５３…入力端子、５４…出力端子、５７…メモリセル（内部回路）、６０…ダイシングストリート、７０…検査用デバイス、７１…フォトダイオード（受光素子）、７２…信号処理回路、７２ａ…アンプ、７２ｂ…ディスクリミネータ、１５０…非線形光学結晶。

Claims (5)

  1. 複数のチップ形成領域を有する半導体ウェハであって、
    前記チップ形成領域内に形成された内部回路と、
    前記チップ形成領域外に形成された検査用デバイスと、を備え、
    前記検査用デバイスは、
    前記内部回路の動作確認のための第１光信号の入力を受け、該第１光信号に応じた電気信号を出力する受光素子と、
    前記受光素子から出力される前記電気信号に基づきロジック信号を生成し、該ロジック信号を前記内部回路に出力する信号処理回路と、を有する、半導体ウェハ。
  2. 前記検査用デバイスは、ダイシングストリートに形成されている、請求項１記載の半導体ウェハ。
  3. 前記チップ形成領域内に形成され前記内部回路から出力信号を出力する出力端子を更に備え、
    前記検査用デバイスは、
    前記出力端子に電気的に接続されると共に第２光信号が入力されている間において前記出力信号に応じた信号を出力するスイッチ部を更に有する、請求項１又は２記載の半導体ウェハ。
  4. 前記信号処理回路は、
    前記受光素子から出力される前記電気信号を所定の増幅度で増幅するアンプと、
    前記アンプによって増幅された前記電気信号に基づき前記ロジック信号を生成し、該ロジック信号を前記内部回路に出力するディスクリミネータと、を有する、請求項１〜３のいずれか一項記載の半導体ウェハ。
  5. 前記チップ形成領域内に形成され前記内部回路へ入力信号を入力する入力端子を更に備え、
    前記信号処理回路は、
    前記ロジック信号が前記入力端子を介さずに前記内部回路に入力されるように、前記入力端子を迂回する配線を介して前記内部回路に接続されている、請求項１〜４のいずれか一項記載の半導体ウェハ。
JP2017139298A 2017-07-18 2017-07-18 半導体ウェハ Pending JP2019021776A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2017139298A JP2019021776A (ja) 2017-07-18 2017-07-18 半導体ウェハ
PCT/JP2018/022594 WO2019017121A1 (ja) 2017-07-18 2018-06-13 半導体ウェハ
CN201880047476.7A CN110892517A (zh) 2017-07-18 2018-06-13 半导体晶圆
US16/631,507 US20200176339A1 (en) 2017-07-18 2018-06-13 Semiconductor wafer
KR1020207003854A KR20200031639A (ko) 2017-07-18 2018-06-13 반도체 웨이퍼
TW107122009A TW201908756A (zh) 2017-07-18 2018-06-27 半導體晶圓

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017139298A JP2019021776A (ja) 2017-07-18 2017-07-18 半導体ウェハ

Publications (1)

Publication Number Publication Date
JP2019021776A true JP2019021776A (ja) 2019-02-07

Family

ID=65015224

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017139298A Pending JP2019021776A (ja) 2017-07-18 2017-07-18 半導体ウェハ

Country Status (6)

Country Link
US (1) US20200176339A1 (ja)
JP (1) JP2019021776A (ja)
KR (1) KR20200031639A (ja)
CN (1) CN110892517A (ja)
TW (1) TW201908756A (ja)
WO (1) WO2019017121A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044509A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置、及び、半導体記憶装置
CN113075533B (zh) 2021-03-25 2021-12-17 长鑫存储技术有限公司 芯片检测方法及芯片检测装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213046A (ja) * 1985-07-05 1987-01-21 アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド 集積回路試験
JP2004047535A (ja) * 2002-07-09 2004-02-12 Mitsubishi Electric Corp 半導体装置用ウエハ及び半導体装置
JP2007258728A (ja) * 2007-04-02 2007-10-04 Fujitsu Ltd ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
JP2013195254A (ja) * 2012-03-21 2013-09-30 Shinshu Univ 放射線測定装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04139846A (ja) * 1990-10-01 1992-05-13 Mitsubishi Electric Corp 半導体集積回路テスト装置
JPH04258773A (ja) * 1991-02-12 1992-09-14 Nippon Telegr & Teleph Corp <Ntt> 電子回路試験装置
JP4067987B2 (ja) * 2003-03-04 2008-03-26 Ｎｅｃエレクトロニクス株式会社 検査回路、並びに半導体集積回路装置及びその検査方法
US20060103378A1 (en) * 2004-11-12 2006-05-18 Nader Pakdaman Apparatus and method for dynamic diagnostic testing of integrated circuits
JP4663357B2 (ja) 2005-03-15 2011-04-06 株式会社沖データ 半導体装置
KR20140095387A (ko) * 2013-01-24 2014-08-01 삼성전자주식회사 광 소자를 포함하는 웨이퍼의 테스트 시스템 및 웨이퍼 테스트 방법
KR20170070434A (ko) * 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213046A (ja) * 1985-07-05 1987-01-21 アイテイ−テイ−・インダストリ−ズ・インコ−ポレ−テツド 集積回路試験
JP2004047535A (ja) * 2002-07-09 2004-02-12 Mitsubishi Electric Corp 半導体装置用ウエハ及び半導体装置
JP2007258728A (ja) * 2007-04-02 2007-10-04 Fujitsu Ltd ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
JP2013195254A (ja) * 2012-03-21 2013-09-30 Shinshu Univ 放射線測定装置

Also Published As

Publication number Publication date
US20200176339A1 (en) 2020-06-04
TW201908756A (zh) 2019-03-01
KR20200031639A (ko) 2020-03-24
WO2019017121A1 (ja) 2019-01-24
CN110892517A (zh) 2020-03-17

Similar Documents

Publication Publication Date Title
JP2019021778A (ja) 半導体製造方法及びウェハ検査方法
US6549022B1 (en) Apparatus and method for analyzing functional failures in integrated circuits
US10852246B2 (en) Pattern structure inspection device and inspection method
KR100734186B1 (ko) 집적 회로의 동적 진단 테스트를 위한 장치 및 방법
US9651610B2 (en) Visible laser probing for circuit debug and defect analysis
JP4846902B2 (ja) 赤外レーザ・プローブを用いて集積回路における電圧を直接測定する方法および装置
JP2019021776A (ja) 半導体ウェハ
WO2011131349A1 (en) Methods of processing and inspecting semiconductor substrates
US9291576B2 (en) Detection of defect in die
US9599667B1 (en) Visible light laser voltage probing on thinned substrates
JP2019021777A (ja) 半導体ウェハ
CN108369211B (zh) 检查装置及检查方法
CN112485272A (zh) 半导体检测装置及检测方法
JP7186934B1 (ja) 半導体故障解析装置及び半導体故障解析方法
WO2023002688A1 (ja) 半導体故障解析装置及び半導体故障解析方法
WO2021152977A1 (ja) 半導体故障解析装置
EP3467483B1 (en) Pattern structure inspection device and inspection method
CN117747467A (zh) 一种晶圆的缺陷检测装置
JPH07297248A (ja) 結晶欠陥計測装置および半導体装置の製造方法
CN114514431A (zh) 光电波形分析过程
Yamashita et al. Evaluation of spatial resolution in laser-terahertz emission microscope for inspecting electrical faults in integrated circuits
JP2007064639A (ja) 受光素子の検査装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170810

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170810

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210817

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20211014

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220222