JP2021150930A - イコライザ制御装置、受信装置及び受信装置の制御方法 - Google Patents

Abstract

【課題】ＣＤＲ回路がロックしていない状態で連続時間線形波形等化器の周波数特性を調整する。【解決手段】実施形態のイコライザ制御装置は、複数の周波数特性が設定可能な連続時間線形波形等化器の出力信号が入力され、前記出力信号の波形がしきい値を交差したこと、あるいは、前記出力信号の差動信号が交差したことを示す交差数に関する第１信号を出力する第１回路と、前記出力された第１信号に基づいて、所定時間内の前記交差数を算出し、前記算出した交差数に基づいて、前記連続時間線形波形等化器に対して前記複数の周波数特性のうち何れかの周波数特性に関するパラメータを設定する第２回路と、を備える。【選択図】図１

Description

本発明の実施形態は、イコライザ制御装置、受信装置及び受信装置の制御方法に関する。

従来、有線データ通信の分野においては、データのビット間スキューや、データとクロック間のスキューによる通信速度低下や通信品質劣化を防ぐ技術が提案されている。例えば、送信装置からデータに同期させるクロックを埋め込んだデータを送信し、受信装置において、受信したデータから埋め込まれたクロックを再生する技術がある。受信装置は、受信したデータをその再生されたクロックに同期してサンプリングしてディジタル化する。受信装置で受信データからクロックを再生する回路をＣＤＲ（Clock and Data Recovery）回路と呼ぶ。
このとき、送受信装置間を接続する伝送線路での損失による波形歪を補正するために、受信装置において波形等化回路が用いられる。

波形等化回路の一例として、ＣＴＬＥ（Continuous Time Linear Equalizer：連続時間線形波形等化器）とＤＦＥ（Decision Feedback Equalizer：判定帰還型等化器）とがある。ＣＴＬＥとＤＦＥは、受信装置の受信端とＣＤＲ回路との間に配される。ＣＴＬＥは、高域を強調するか、もしくは低域を減衰する周波数特性を持つアナログ回路で構成され、伝送線路で損失した周波数特性を平坦に近づくように補償する。ＤＦＥは、縦続接続された遅延素子及び遅延素子の出力信号に応じた係数（タップ係数）回路を備え、ＣＴＬＥが補償した周波数特性を有する信号に対して更に等化する。

ＣＴＬＥが周波数特性を適切に補償すれば、ＤＦＥを機能させなくてもＣＴＬＥの出力から正しいデータを復元できる。しかしながら、送受信装置間を接続する伝送線路の長さは、予め把握できない場合や使用者が変更する場合がある。こうした場合、あらかじめ適切な補償量をＣＴＬＥに設定することは困難である。ＣＴＬＥによる高域の強調が足りない場合をアンダーイコライズ、逆に強調しすぎる場合をオーバーイコライズと呼ぶ。

一般的には、ＣＴＬＥのパラメータをオーバーイコライズに設定して通信開始し、その後に、ＣＴＬＥのパラメータを適切に調整しなおすことが行われている。通信開始後の調整を実施するには、アイダイヤグラムにおける開口部（以下、アイ開口部という）の大きさを測定する方法が採られることがある。
ここで、アイ開口部の測定には、ＣＤＲ回路が入力信号からクロックを適切に再生できる状態にロックしている必要がある。アイダイヤグラムは、信号波形を、クロックの複数周期にわたって、クロックの１周期の範囲内に重ね書きして得られる図形である。このため、送信装置が送信するデータの同期クロックの周期、すなわちビット周期（ＵＩ， Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）がわからなければ、アイダイヤグラムを描くことができない。すなわち、ＣＤＲ回路がクロックを再生できなければ、アイダイヤグラムを描けないこととなる。
しかしながら、ＣＴＬＥがオーバーイコライズ状態では、ビット周期の時間変動すなわちジッタの影響などによりＣＤＲ回路がロックできない事態が生じることがある。

特許第６０７９８８８号公報 特許第６５６９３３８号公報 特開２０１９−１６９８０３号公報 特開２０１８−１５２７３１４号公報

本発明は、上記に鑑みてなされたものであって、ＣＤＲ回路がロックしていない状態でＣＴＬＥの周波数特性を調整することが可能なイコライザ制御装置、受信装置及び受信装置の制御方法を提供することを目的としている。

実施形態のイコライザ制御装置は、複数の周波数特性が設定可能な連続時間線形波形等化器の出力信号が入力され、前記出力信号の波形がしきい値を交差したこと、あるいは、前記出力信号の差動信号が交差したことを示す交差数に関する第１信号を出力する第１回路と、前記出力された第１信号に基づいて、所定時間内の前記交差数を算出し、前記算出した交差数に基づいて、前記連続時間線形波形等化器に対して前記複数の周波数特性のうち何れかの周波数特性に関するパラメータを設定する第２回路と、を備える。

図１は、第１実施形態の受信装置の概要構成説明図である。 図２は、実施形態のＣＴＬＥ回路１０１の構成例の説明図である。 図３は、可変キャパシタの構成例の説明図である。 図４は、可変抵抗器の構成例の説明図である。 図５は、実施形態の位相比較器の一例の説明図である。 図６は、第１実施形態の制御回路の一例の説明図である。 図７は、実施形態の制御回路の動作を示すフローチャートである。 図８は、デコーダの入出力対応関係説明図（真理値表）である。 図９は、実施形態の動作を示すタイミングチャートである。 図１０は第１実施形態にかかるＣＴＬＥ回路の周波数特性の一例を示す図である。 図１１は、損失が少ない伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅を時間とともに示した図である。 図１２は、図１１と同じく、損失が少ない伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅波形が零レベルを一定時間内で交差した回数を示す図である。 図１３は損失が中程度の伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅を時間とともに表した図である。 図１４は、図１２と同じく、損失が中程度の伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅波形が零レベルを一定時間内で交差した回数を示す図である。 図１５は、損失が大きい伝送線路を通過したデータに対するＣＴＬＥ回路１０１の出力ｂの差動振幅を時間とともに表した図である。 図１６は、図１５と同じく、損失が大きい伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅波形が零レベルを一定時間に交差した回数を示す図である。 図１７は、図１５と同じく、損失が大きい伝送線路に第１実施形態を適用した場合のジッタートレランスカーブの一例の説明図である。 図１８は、第２実施形態の制御回路の一例の説明図である。 図１９は、第３実施形態の制御回路の一例の説明図である。 図２０は、第４実施形態の制御回路の一例の説明図である。

図面を参照して実施形態について詳細に説明する。なお、この図面及び実施形態により本発明が限定されるものではない。
［１］第１実施形態
図１は、第１実施形態の受信装置の概要構成説明図である。
受信装置１００は、ＣＴＬＥ（Continuous Time Linear Equalizer）回路１０１と、イコライザ制御部１０２と、ＰＬＬ回路１０３と、を備えている。
イコライザ制御部１０２は、ＣＤＲ（Clock and Data Recovery）回路１１０と、位相比較器１１１と、制御回路１１２と、を備えている。

上記構成において、ＣＴＬＥ回路１０１は、伝送線路を通過してきたデータ信号ａと制御信号ｅが入力され、制御信号ｅによって選択された周波数特性による波形等化をデータ信号aに施し、出力信号としてのイコライズ信号ｂを出力する。

位相比較器１１１は、ＣＤＲ回路１１０から入力されたクロック信号ＣＬＫ１又はクロック信号ＣＬＫ０に基づいて、ＣＴＬＥ回路１０１から入力されたイコライズ信号ｂの立ち上がりタイミング及び立下がりタイミングを検出する。位相比較器１１１は、入力されたクロック信号ＣＬＫ１又はクロック信号ＣＬＫ０がイコライズ信号ｂに対して進んだ位相状態を検出した場合にアーリー（early）信号ｃを、入力されたクロック信号ＣＬＫ１又はクロック信号ＣＬＫ０がイコライズ信号ｂに対して遅れた位相状態を検出した場合にレイト（late）信号ｄを、ＣＤＲ回路１１０及び制御回路１１２に出力する。

ＣＤＲ回路１１０は、ＰＬＬ回路１０３から入力されたクロック信号ＣＬＫ０と、位相比較器１１１から入力されたアーリー信号ｃ及びレイト信号ｄと、に応じて、ロック状態と否ロック状態となる。ＣＤＲ回路１１０は、制御回路１１２から入力された制御信号ＣＴＲに応じて、クロック信号ＣＬＫ１又はクロック信号ＣＬＫ０を位相比較器１１１に出力する。非ロック状態では、ＣＤＲ回路１１０は、アーリー信号ｃ及びレイト信号ｄの状態に拘わらず、入力されたクロック信号ＣＬＫ０を位相比較器１１１に出力する。またＣＤＲ回路１１０は、ロック状態では、アーリー信号ｃ、レイト信号ｄ、及び入力されたクロック信号ＣＬＫ０に基づいて、位相調整を行ってデータ信号ａに同期したクロック信号ＣＬＫ１を生成し位相比較器１１１に出力する。

制御回路１１２は、位相比較器１１１から入力されたアーリー信号ｃ及びレイト信号ｄに基づいて、制御信号ＣＴＲを生成してＣＤＲ回路１１０に出力する。制御信号ＣＴＲは、ＣＤＲ回路１１０がクロック信号ＣＬＫ１又はクロック信号ＣＬＫ０の何れを出力するかを制御する信号である。また制御回路１１２は、入力されたアーリー信号ｃ及びレイト信号ｄに基づいて、ＣＤＲ回路１１０がロック状態となるためにより適すると推定される周波数特性を選択する制御信号ｅを決定する処理を行う。制御回路１１２は、この処理によって決定された制御信号ｅをＣＴＬＥ回路１０１に出力する。ＣＴＬＥ回路１０１は、入力された制御信号ｅに基づいて、推定された周波数特性による波形等化をデータ信号ａに施したイコライズ信号（出力信号）ｂを出力する。この結果、ＣＤＲ回路１１０は、位相比較器１１１から出力されるアーリー信号ｃ及びレイト信号ｄに基づいて、ロック状態に移行することができる。

図２は、実施形態のＣＴＬＥ回路１０１の構成例の説明図である。
ＣＴＬＥ回路１０１は、作動増幅器として構成されている。ＣＴＬＥ回路１０１は、差動のデータ信号ａ（ａＰ及びａＮ）が入力され、差動のイコライズ信号ｂ（ｂＰ及びｂＮ）を出力する。ＣＴＬＥ回路１０１は、制御信号ｅに対応する周波数特性による波形等化を実行する。

ＣＴＬＥ回路１０１は、抵抗器４ａと、ＮチャネルＭＯＳトランジスタ５ａと、定電流源６ａと、を備えている。抵抗器４ａは、電源に接続された一端（第１端）と、ＮチャネルＭＯＳトランジスタ５ａに接続された他端（第２端）と、を有する。ＮチャネルＭＯＳトランジスタ５ａは、抵抗器４ａの他端に接続されたドレイン端子と、データ信号ａＰが入力されるゲート端子と、ソース端子と、を有する。定電流源６ａは、ＮチャネルＭＯＳトランジスタ５ａのソース端子に接続された一端（第１端）と、接地電位の電極に接続された他端（第２端）と、を有する。

また、ＣＴＬＥ回路１０１は、抵抗器４ｂと、ＮチャネルＭＯＳトランジスタ５ｂと、定電流源６ｂと、を備えている。抵抗器４ｂは、電源に接続された一端（第１端）と、ＮチャネルＭＯＳトランジスタ５ｂに接続された他端（第２端）と、を有する。ＮチャネルＭＯＳトランジスタ５ｂは、抵抗器４ｂの他端に接続されたドレイン端子と、反転データ信号ａＮが入力されるゲート端子と、ソース端子と、を有する。定電流源６ｂは、ＮチャネルＭＯＳトランジスタ５ｂのソース端子に接続された一端（第１端）と、接地電位の電極に接続された他端（第２端）と、を有する。

さらにＣＴＬＥ回路１０１は、可変キャパシタ７と、可変抵抗器８と、を備えている。可変キャパシタ７は、ＮチャネルＭＯＳトランジスタ５ａと定電流源６ａとに接続される中間ノードｆに接続される一端（第１端）と、ＮチャネルＭＯＳトランジスタ５ｂと定電流源６ｂとに接続される中間ノードｇに接続される他端（第２端）と、を有する。可変キャパシタ７は、制御信号ｅに基づいて容量が可変される。可変抵抗器８は、可変キャパシタ７に並列に接続され、制御信号ｅに基づいて抵抗値が可変される。

上記構成において、抵抗器４ａとＮチャネルＭＯＳトランジスタ５ａとの接続点は、反転出力端子として機能し、反転イコライズ信号ｂＮが出力される。同様に抵抗器４ｂとＮチャネルＭＯＳトランジスタ５ｂの接続点は、出力端子として機能し、イコライズ信号ｂＰが出力される。

このような構成を有するＣＴＬＥ回路１０１は、制御信号ｅに応じて可変キャパシタ７の容量値及び可変抵抗器８の抵抗値を設定することにより、伝送線路で減衰した高周波成分をアナログ的にブーストすることができる。

可変キャパシタ７は、入力信号のうち、低周波成分より高周波成分に対して低インピーダンスとなる。このため、ＮチャネルＭＯＳトランジスタ５ａ及びＮチャネルＭＯＳトランジスタ５ｂのそれぞれを流れる電流値が低周波成分より高周波成分で増加する（例えば２倍となる）ことで、高周波成分がアナログ的にブーストされる。

図３は、可変キャパシタの構成例の説明図である。
以下の説明においては、一例として、ＣＴＬＥ回路１０１が選択可能な周波数特性が４種類の場合について説明する。しかし、ＣＴＬＥ回路１０１は、４種類でなくｎ種類（ｎは２，３，又は５以上の整数、例えば、１０種類）等、任意数の周波数特性を設定可能に構成することができる。

本例においては、制御信号ｅは、例えば４ビットの信号である。この４ビットは、ビットｅ０〜ｅ３で表され、各ビットｅ０〜ｅ３は、排他的に“Ｈ”レベルになるものとする。すなわち、制御信号ｅは、“０００１”、 “００１０”、 “０１００”、又は “１０００”で表される。制御信号ｅは、４種類の周波数特性を、４ビットでなく２ビットで表してもよい。この場合、制御信号ｅは、“００”、 “０１”、 “１０”、又は “１１”で表される。

図３に示すように、中間ノードｆと中間ノードｇとの間において、ビットｅ０に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｃ、第１の容量を有するキャパシタ７ａ、及びＮチャネルＭＯＳトランジスタ５ｄが直列に接続された回路に接続されている。
同様に、中間ノードｆと中間ノードｇとの間において、ビットｅ１に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｅ、第２の容量を有するキャパシタ７ｂ、及びＮチャネルＭＯＳトランジスタ５ｆが直列に接続された回路に接続され、ビットｅ２に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｇ、第３の容量を有するキャパシタ７ｃ、及びＮチャネルＭＯＳトランジスタ５ｈが直列に接続された回路に接続され、ビットｅ３に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｉ、第４の容量を有するキャパシタ７ｄ、及びＮチャネルＭＯＳトランジスタ５ｊが直列に接続された回路に接続されている。
ここで、キャパシタ７ａ〜７ｄの各第１〜第４の容量は異なる値に設定されている。

制御信号ｅを表すビットｅ０〜ビットｅ３のうち、“Ｈ”レベルとなっているいずれか一つのビットに対応する信号ラインに接続された回路が、排他的に中間ノードｆと中間ノードｇとの間に接続される。これにより、キャパシタ７ａ〜７ｄの何れかが、中間ノードｆと中間ノードｇとの間に接続されて、実効的に可変キャパシタ７の容量が可変されることとなる。

以上の説明では、ビットｅ０〜ビットｅ３にそれぞれ対応する信号ラインのいずれかに接続された回路（キャパシタ７ａ〜７ｄの何れかを含む）を、排他的に中間ノードｆと中間ノードｇとの間に接続する場合について説明した。しかし、同じ容量の値を有するキャパシタを、並列的に“Ｈ”レベルになるビットｅ０〜ビットｅ３により選択可能に並列に配置して、選択されたキャパシタの合成容量により実効的に可変キャパシタ７の容量を可変するように構成することも可能である。

図４は、可変抵抗器の構成例の説明図である。
図４に示すように、中間ノードｆと中間ノードｇとの間において、ビットｅ０に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｋ、第１の抵抗値を有する抵抗器８ａ、及びＮチャネルＭＯＳトランジスタ５ｌが直列に接続された回路に接続されている。同様に、中間ノードｆと中間ノードｇとの間において、ビットｅ１に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｍ、第２の抵抗値を有する抵抗器８ｂ、及びＮチャネルＭＯＳトランジスタ５ｎが直列に接続された回路に接続され、ビットｅ２に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｏ、第３の抵抗値を有する抵抗器８ｃ、及びＮチャネルＭＯＳトランジスタ５ｐが直列に接続された回路に接続され、ビットｅ３に対応する信号ラインは、ＮチャネルＭＯＳトランジスタ５ｑ、第４の抵抗値を有する抵抗器８ｄ、及びＮチャネルＭＯＳトランジスタ５ｒが直列に接続された回路に接続されている。
ここで、抵抗器８ａ〜８ｄの各第１〜第４の抵抗値は異なる値に設定されている。

制御信号ｅを表すビットｅ０〜ビットｅ３のうち、“Ｈ”レベルとなっているいずれか一つのビットに対応する信号ラインに接続された回路が、排他的に中間ノードｆと中間ノードｇとの間に接続される。これにより、抵抗器８ａ〜８ｄの何れかが、中間ノードｆと中間ノードｇとの間に接続されて、実効的に可変抵抗器８の抵抗値が可変されることとなる。

以上の説明では、ビットｅ０〜ビットｅ３にそれぞれ対応する信号ラインのいずれかに接続された回路（抵抗器８ａ〜８ｄの何れかを含む）を、排他的に中間ノードｆと中間ノードｇとの間に接続する場合について説明した。しかし、同じ抵抗値を有する抵抗器を、並列的に“Ｈ”レベルになるビットｅ０〜ビットｅ３により選択可能に並列に配置して、選択された抵抗器の合成抵抗値により実効的に可変抵抗器８の抵抗値を可変するように構成することも可能である。

図５は、実施形態の位相比較器の一例の説明図である。
位相比較器１１１は、Ｄフリップフロップで構成されたレジスタ９ａ〜９ｄと、排他的論理和（ＥＸＯＲ）回路１０ａ、１０ｂと、を備えている。

レジスタ９ａは、イコライズ信号ｂが入力されるＤ端子（入力端子）と、クロックｈが入力されるクロック端子と、Ｑ端子（出力端子）と、を備える。レジスタ９ａは、クロックｈのタイミングでイコライズ信号ｂを取り込んで、取り込んだイコライズ信号ｂのレベル（論理値）の出力信号を、Ｑ端子（出力端子）から、レジスタ９ｂのＤ端子及び排他的論理和回路１０ａの一方の入力端子に出力する。

レジスタ９ｂは、レジスタ９ａの出力信号が入力されるＤ端子（入力端子）と、クロックｈが入力されるクロック端子と、Ｑ端子（出力端子）と、を備える。レジスタ９ｂは、クロックｈのタイミングでレジスタ９ａの出力信号を取り込んで、取り込んだレジスタ９ａの出力信号のレベル（論理値）の出力信号を、Ｑ端子（出力端子）から、排他的論理和回路１０ｂの一方の入力端子に出力する。

レジスタ９ｃは、イコライズ信号ｂが入力されるＤ端子（入力端子）と、反転クロック／ｈが入力されるクロック端子と、Ｑ端子（出力端子）と、を備える。レジスタ９ｃは、反転クロック信号／ｈのタイミングでイコライズ信号ｂを取り込んで、取り込んだイコライズ信号ｂのレベル（論理値）の出力信号を、Ｑ端子（出力端子）から、レジスタ９ｄのＤ端子に出力する。

レジスタ９ｄのＤ端子（入力端子）には、レジスタ９ｃの出力信号が入力されるＤ端子（入力端子）と、クロックｈが入力されるクロック端子と、Ｑ端子（出力端子）と、を備える。レジスタ９ｄは、クロックｈのタイミングでレジスタ９ｃの出力信号を取り込んで、取り込んだレジスタ９ｃの出力信号のレベル（論理値）の出力信号を、Ｑ端子（出力端子）から、排他的論理和回路１０ａと１０ｂそれぞれの他方の入力端子に出力する。
排他的論理和回路１０ａは、レジスタ９ａの出力信号を一方の入力端子で受け、レジスタ９ｄの出力信号を他方の入力端子で受ける。排他的論理和回路１０ａは、レジスタ９ａの出力信号とレジスタ９ｄの出力信号との排他的論理和を演算し、演算結果をアーリー信号ｃとして出力端子から出力する。
排他的論理和回路１０ｂは、レジスタ９ｂの出力信号を一方の入力端子で受け、レジスタ９ｄの出力信号を他方の入力端子で受ける。排他的論理和回路１０ｂは、レジスタ９ｂの出力信号とレジスタ９ｄの出力信号との排他的論理和を演算し、演算結果をレイト信号ｄとして出力端子から出力する。

これらの構成により、図１に示した様に、排他的論理和回路１０ａ及び排他的論理和回路１０ｂを備える位相比較器１１１は、アーリー信号ｃ及びレイト信号ｄをＣＤＲ回路１１０及び制御回路１１２に出力する。

本実施形態においては、アーリー信号ｃとレイト信号ｄは、ＣＴＬＥ回路１０１の出力信号（イコライズ信号ｂ）の差動振幅波形をクロックｈの２倍の周波数でサンプリングした連続する３つのサンプリング結果のうちの中央のサンプル値とその前後のサンプル値のどちらかとが異なっているかどうかを示す信号により示される。その結果、中央のサンプル値とその前のサンプル値とが異なっていればレイト信号ｄが“Ｈ”レベルとなる。また、中央のサンプル値とその後のサンプル値とが異なっていればアーリー信号ｃが“Ｈ”レベルとなる。

複数のサンプリングの結果に基づいて、アーリー信号ｃとレイト信号ｄとの数を累積加算することで、交差数が得られる。交差数は、ＣＴＬＥ回路１０１の出力の差動振幅波形が、累積加算期間内に、“Ｈ”レベル及び“Ｌ”レベルを識別するためのしきい値を交差した回数、あるいは、差動増幅における二つの差動信号が交差した回数である。交差数が大きいほど、“Ｈ”レベル及び“Ｌ”レベルが正しく識別された可能性が高い。

図６は、第１実施形態の制御回路の一例の説明図である。
制御回路１１２は、加算器１１と、レジスタ１２ａ〜１２ｃと、論理積（ＡＮＤ）回路１３ａ〜１３ｃと、セレクタ１４ａ〜１４ｃと、タイマ１５と、コンパレータ１６と、カウンタ１７と、デコーダ１８と、を備えている。

リセット信号ｑが“Ｌ”レベルのとき、レジスタ１２ａ〜１２ｃ、タイマ１５、カウンタ１７の出力信号はすべて０にリセットされている。
そして、リセット信号ｑが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、タイマ１５は、一定周期で、ストローブ信号ｌをクロックｈの１周期の間“Ｈ”レベルに立ち上げて維持する。

レジスタ１２ａには、ストローブ信号ｌの１周期の間、加算器１１によって累積加算されたアーリー信号ｃ及びレイト信号ｄの値が逐次蓄えられる。ストローブ信号ｌが“Ｈ”レベル且つ終了信号ｎが“Ｌ”レベルのとき、コンパレータ１６の出力信号ｋが論理積回路１３ｃを介してセレクタ選択信号ｋ’としてセレクタ１４ａ及びセレクタ１４ｂに伝達される。
コンパレータ１６は、レジスタ１２ａの出力信号ｉとレジスタ１２ｂの出力信号ｊとを比較し、ｉ＞ｊのときコンパレータ出力信号ｋを“Ｈ”レベルに、そうでないときはコンパレータ出力信号ｋを“Ｌ”レベルにする。

セレクタ１４ａは、論理積回路１３ｃが出力したセレクタ選択信号ｋ’が“Ｈ”レベルのときはレジスタ１２ａの出力信号ｉを選択し、“Ｌ”レベルのときはレジスタ１２ｂの出力信号ｊを選択して、選択した出力信号をレジスタ１２ｂに出力する。
セレクタ１４ｂは、論理積回路１３ｃが出力したセレクタ選択信号ｋ’が“Ｈ”レベルのときはカウンタ１７の出力（カウント値）ｍを選択し、“Ｌ”レベルのときはレジスタ１２ｃの出力値ｏを選択して、選択した値をレジスタ１２ｃに出力する。

ストローブ信号ｌは、終了信号ｎが“Ｌ”レベルのとき論理積回路１３ｂを介して、論理積回路１３ｂの出力信号ｌ′としてカウンタ１７に伝達される。
カウンタ１７は、出力信号ｌ′が“Ｈ”レベルの期間にカウント値ｍをインクリメントする。そして、カウント値ｍが最大値に達すると、終了信号ｎを“Ｈ”レベルに立ち上げる。

終了信号ｎはセレクタ１４ｃ及び論理積回路１３ｂと１３ｃに入力される。セレクタ１４ｃは、終了信号ｎが“Ｌ”レベルのときはカウンタ１７の出力信号（カウント値）ｍを選択し、“Ｈ”レベルのときにはレジスタ１２ｃの出力値ｏを選択して、選択した値をデコーダ１８に出力する。

論理積回路１３ｂは、終了信号ｎが“Ｈ”レベルになると、その出力信号ｌ′を“Ｌ”レベルにする。これに応じて、カウンタ１７は動作を停止し、カウント値ｍの値を固定すると共に終了信号ｎを“Ｈ”レベルにする。その後、終了信号ｎは“Ｈ”レベルを維持する。

論理積回路１３ｃは、終了信号ｎが“Ｈ”レベルになると、その出力信号（セレクタ選択信号）ｋ’を“Ｌ”レベルにする。これに応じて、セレクタ１４ａはレジスタ１２ｂの出力を選択し、セレクタ１４ｂはレジスタ１２ｃの出力を選択する。このため、終了信号ｎの立ち上がり後（“Ｈ”レベルとなった後）は、レジスタ１２ｂ及びレジスタ１２ｃの出力は変化しないこととなる。

デコーダ１８は、セレクタ１４ｃの出力値ｐを入力値として、この入力値を、後述する入出力対応関係説明図（真理値表：図８参照）に従ってデコードして、制御信号ｅを出力する。

図７は、実施形態の制御回路の動作を示すフローチャートである。
ここで、図６及び図７を参照して第１実施形態の制御回路の動作を説明する。
制御回路１１２は、まず、選択可能な周波数特性を特定するためのパラメータを決定するカウント値ｍを初期値の０に設定する。ここでは、選択可能な周波数特性が４種類であるので、ｍの最大値は、３である。（Ｓ１１）。

カウント値ｍの値は、カウンタ１７の出力値である。すなわち、カウンタ１７の初期出力値０となっている。またレジスタ１２ｃの初期出力値ｏも０となっている。
これにより、制御回路１１２のセレクタ１４ｃは、２ビットの初期出力値ｐ＝“００”を第ｍパラメータとしてデコーダ１８に出力することとなる。

図８は、デコーダの入出力対応関係説明図（真理値表）である。
図８において、制御信号ｅの値は、一番左（ＭＳＢ）から順番にそれぞれｅ３、ｅ２、ｅ１、ｅ０に対応している。例えば、制御信号ｅ＝“００１０”は、ｅ３＝０、ｅ２＝０、ｅ１＝１、ｅ０＝０、すなわち、信号レベルでは、ｅ３＝“Ｌ”、ｅ２＝“Ｌ”、ｅ１＝“Ｈ”、ｅ０＝“Ｌ”に対応している。

図７に示すように、出力値ｐが入力されたデコーダ１８は、第ｍパラメータに対応する制御信号ｅを出力する（Ｓ１２）。
具体的には、初期状態において、初期の出力値ｐ＝“００”であるので、デコーダ１８は、初期出力値として制御信号ｅ＝“０００１”を出力することとなる。

これにより、ＣＴＬＥ回路１０１は、制御信号ｅに対応する周波数特性でイコライジングを開始する。ＣＴＬＥ回路１０１は、イコライズ信号ｂをイコライザ制御部１０２の位相比較器１１１に出力する。

位相比較器１１１は、入力されたイコライズ信号ｂに基づいてアーリー信号ｃ及びレイト信号ｄを生成し、ＣＤＲ回路１１０及び制御回路１１２に出力する。
制御回路１１２は、アーリー信号ｃ及びレイト信号ｄを取得し（Ｓ１３）、タイマ１５に設定されている所定時間の間に、交差数の演算を行う（Ｓ１４）。

具体的には、制御回路１１２において、加算器１１は、入力されたアーリー信号ｃ及びレイト信号ｄを加算するとともに、論理積回路１３ａを介して入力されたレジスタ１２ａの出力信号ｉ、すなわち、アーリー信号ｃ及びレイト信号ｄの前回までの累積加算値（初期値＝０）を加算する、加算器１１は、加算結果をレジスタ１２ａに出力して更新させる。

これと並行して、コンパレータ１６は、レジスタ１２ａの出力信号ｉとレジスタ１２ｂの出力信号ｊ（初期値＝０）とを比較した結果である、大きい値を有するレジスタを選択するための比較信号ｋを論理積回路１３ｃに出力する。

論理積回路１３ｃは、カウンタ１７からの終了信号ｎの反転信号、タイマ１５のストローブ信号ｌ、及び比較信号ｋの論理積演算の結果であるセレクタ選択信号ｋ’をセレクタ１４ａ及びセレクタ１４ｂに出力する。
この結果、セレクタ１４ａは、レジスタ１２ａの出力信号ｉとレジスタ１２ｂの出力信号ｊのうち、いずれか大きい値を有する出力値をレジスタ１２ｂに出力して更新させる。
これらの処理（Ｓ１３，Ｓ１４）は、所定時間が経過するまで繰り返される（Ｓ１５；Ｎｏ）。所定時間は、タイマ１５で計測される。

所定時間が経過すると（Ｓ１５；Ｙｅｓ）、レジスタ１２ａの出力信号ｉがレジスタ１２ｂの出力信号ｊよりも大きいか否か、すなわち、現時点で累積加算値が最大値であるか否かが、コンパレータ１６で判断される（Ｓ１６）。そして現時点で最大値である場合には（Ｓ１６；Ｙｅｓ）、レジスタ１２ｂがレジスタ１２ａの出力信号ｉで更新される。これにより、コンパレータ１６の出力信号（比較信号）ｋは、“Ｈ”レベルとなるので、論理積回路１３ｃのセレクタ選択信号ｋ’は、“Ｈ”レベルとなる。セレクタ１４ｂは、カウンタ１７からの現在のカウント値ｍで、レジスタ１２ｃに格納されている、セレクタ選択信号ｋ’が前回“Ｈ”レベルとなったタイミングで格納された前回のカウント値ｍを更新する。

すなわち、レジスタ１２ｃには、アーリー信号ｃ及びレイト信号ｄの累積加算値が最も大きい値（最大値）を有した時のカウント値ｍ、すなわち、アーリー信号ｃ及びレイト信号ｄの累積加算値が最も大きい値（最大値）を有した時の周波数特性の制御信号ｅに対応するカウント値ｍが、選択パラメータＰとして格納されることとなる（Ｓ１７）。

したがって、最終的には、レジスタ１２ｃには、ＣＤＲ回路１１０をロックさせるために最適と考えられる周波数特性を選択する制御信号ｅに対応するカウント値ｍが格納されることとなる。
累積加算値が最大値ではなかった場合（Ｓ１６；Ｎｏ）あるいは、選択パラメータＰがカウント値ｍで更新された場合、カウンタ１７は、カウント値ｍに１を加えて更新する（Ｓ１８）、そして、カウント値ｍがｍの最大値ｍｍａｘ（ここでは３）を超えているか否かを判断する（Ｓ１９）。
カウント値ｍがｍの最大値ｍｍａｘ（ここでは３）を超えていない場合（Ｓ１９；Ｎｏ）、再び処理をステップ（Ｓ１２）に戻し、上述した処理（Ｓ１２〜Ｓ１８）を繰り返す。

カウント値ｍがｍの最大値ｍｍａｘ（ここでは３）を超えていた場合（Ｓ１９；Ｙｅｓ）、カウンタ１７はカウントを終了し、終了信号ｎが“Ｈ”レベルとなる、これに応じて、セレクタ１４ｃは、レジスタ１２ｃ側に切り替わり、ＣＤＲ回路１１０をロックさせるために最適と考えられる周波数特性を選択する制御信号ｅに対応するカウント値ｍが、選択パラメータＰに対応する出力信号ｐとしてデコーダ１８に出力される（Ｓ２０）。そして処理は終了する。

以上の動作を行うことにより、制御回路１１２は、終了信号ｎが立ち上がるまで、制御信号ｅの値を図８のデコーダの入出力対応関係説明図（真理値表）の上から順にスキャンして順に出力する。そして、終了信号ｎが立ち上がった以後は、レジスタ１２ｂには最大の零交差数が保存され、レジスタ１２ｃにはそれに対応したカウンタ値ｍが保存される。従って、制御回路１１２から交差数を最大にする制御信号ｅが出力される。
交差数が最大となる制御信号ｅの値が複数存在するときには、スキャンする順番が最も早いものが選ばれて出力される。例えば、図８に示す順序でｅの値がスキャンされたときに、ｅの値が“００１０”と“０１００”とで交差数が同一かつ最大になったとすると、ｅ＝“００１０”が選ばれる。

次に、図９を用いて、制御回路の動作を時系列で示すタイミングチャートを説明する。
図９は、実施形態の動作を示すタイミングチャートである。
図９に示すように、終了信号ｎが“Ｌ”レベルの期間に、クロックｈが入力されている状態でリセット信号ｑが“Ｈ”レベルとなると、カウンタ１７の出力（カウント値）ｍ＝“０”となり、制御信号ｅ＝“０００１”となる。

その後、タイマ１６によりストローブ信号ｌが“Ｈ”レベルとされると、カウント値ｍ＝“１”となり、制御信号ｅ＝“００１０”となる。
そして、再びタイマ１６によりストローブ信号ｌが“Ｈ”レベルとされると、カウント値ｍ＝“２”となり、制御信号ｅ＝“０１００”となる。
さらにタイマ１６によりストローブ信号ｌが“Ｈ”レベルとされると、カウント値ｍ＝“３”となり、制御信号ｅ＝“１０００”となる。

続いて、カウンタ１７により終了信号ｎ＝“Ｈ”レベルとなると、セレクタ１４ｃは、レジスタ１２ｃの出力値ｏを選択し、ＣＤＲ回路１１０をロックさせるために最適と考えられる周波数特性を選択する制御信号ｅに対応するカウント値ｍが設定デコーダ値ＤＥＣとして出力され、ＣＤＲ回路１１０のロック制御に移行することとなる。

図１０は第１実施形態にかかるＣＴＬＥ回路の周波数特性の一例を示す図である。
図１０に示すように、制御信号ｅの値に応じてＣＴＬＥ回路１０１の周波数特性は変化し、図９に示す順序で制御信号ｅを変化させたとするならば、ＣＴＬＥ回路１０１の周波数特性は低域減衰量が少ない状態から多い状態へと変化することとなる。
したがって、終了信号ｎが“Ｈ”レベルに立ち上がったとき、もしも交差数を最大にする制御信号ｅの値が複数存在するときには、スキャンする順番が最も早い制御信号ｅが選ばれるので、ＣＴＬＥ回路１０１は、交差数を最大にし、かつ、低域減衰量が最も少ない周波数特性に調整される。

図１１は、損失が少ない伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅を時間とともに示した図である。
損失が少ない伝送線路としては、例えば、短距離で配線される有線線路が挙げられる。
図１１に示すように、制御信号ｅの４つの値のうちいずれを選択しても、差動振幅波形は零レベルを同じ回数で交差するので、いずれの制御信号ｅを用いることも可能となっている。

図１２は、図１１と同じく、損失が少ない伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅波形が、零レベルを一定時間内で交差した回数を示す図である。図１２は、４つの制御信号ｅごとに、同じ時間の間で、同じパターンを用いて得られた零交差数を示している。
図１２において、送信されたデータは、上記一定時間ごとに同じビットパターンを繰り返すトレーニングシーケンスである。このため、零交差数は、ｅの値によらず送信データの交播数（ここでは４）に飽和している。交播数は、振幅波形において０と１が入れ替わる回数である。例えば、データ“０１０１１０”の交播数は４である。

ところで、零交差数が送信データの交播数に近い値になることは、アイ開口部が存在することの必要条件であるが、十分条件ではない。制御回路１１２は、図１０に示した複数の特性のうち最も低域減衰量が少ない制御信号ｅ＝“０００１”に対応する特性を選ぶ。すなわち、制御回路１１２は、高域利得に対する低域減衰量が大きい周波数特性を選択しないので、オーバーイコライズによるビットエラーの増加を防ぐことができる。

図１３は損失が中程度の伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅を時間とともに表した図である。
損失が中程度の伝送線路としては、例えば、短距離よりも長い中距離で配線される有線線路が挙げられる。

図１３に示すように、制御信号ｅの４つの値のうちｅ＝“０００１”のときには、差動振幅波形の一部が零レベルを交差せずに負極性の範囲で上下している。また、図１３の時間範囲には表れていないが、制御信号ｅ＝“１０００”のときにも差動振幅波形の一部が零レベルを交差せずに正極性又は負極性の範囲で上下することがある。

図１４は、図１２と同じく、損失が中程度の伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅波形が零レベルを一定時間内で交差した回数を示す図である。図１４は、制御信号ｅの４つの値ごとに、同じ時間の間で、同じパターンを用いて得られた零交差数を示している。
図１４において、送信されたデータは、上記一定時間ごとに同じビットパターンを繰り返すトレーニングシーケンスであるが、制御信号ｅの値によって、零交差数が異なっている。減衰が中程度の伝送線路の例においては、制御信号ｅ＝“０００１”のとき、及び、制御信号ｅ＝“１０００”のときには、零交差数が送信データの交播数よりも少ないため、アイが開口しない。この場合、制御回路１１２は、零交差数を最大にする制御信号ｅの２つの値、“００１０”及び“０１００”のうち、図１０に示した複数の特性のうち、より低域減衰量が少ない制御信号ｅ＝“００１０”を選ぶ。すなわち、制御回路１１２は、高域利得に対する低域減衰量が大きい周波数特性を選択しないので、オーバーイコライズによるビットエラーの増加を防ぐことができる。

図１５は、損失が大きい伝送線路を通過したデータに対するＣＴＬＥ回路１０１の出力ｂの差動振幅を時間とともに表した図である。
損失が大きい伝送線路としては、例えば、中距離よりも長い長距離で配線される有線線路が挙げられる。
図１５に示すように、制御信号ｅの値が４つの値のうちどの値であっても差動振幅波形の一部が零レベルを交差せずに正極性又は負極性の範囲で上下しており、制御信号ｅとしてどの値を選択すべきか優劣つけがたい状況である。

図１６は、図１５と同じく、損失が大きい伝送線路を通過したデータに対するイコライズ信号ｂの差動振幅波形が零レベルを一定時間に交差した回数を示す図である。図１６は、制御信号ｅの４つの値ごとに、同じ時間の間で、同じパターンを用いて得られた零交差数を示している。
図１６において、送信されたデータは、上記一定時間ごとに同じビットパターンを繰り返すトレーニングシーケンスであるが、制御信号ｅの値によって、交差数が異なっていることがわかる。

減衰が大きい伝送線路の例においては、制御信号ｅの値によらず、零交差数が送信データの交播数よりも少ないため、アイが開口しない。この場合、制御回路１１２は、測定された交差数のうちで、最大の交差数が得られた制御信号ｅ＝“０１００”を選ぶことにより、ＣＤＲ回路１１０のロック動作とＤＦＥの係数最適化がより確実に行われるようにすることができる。

図１７は、図１５と同じく、損失が大きい伝送線路に第１実施形態を適用した場合のジッタートレランスカーブの一例である。図１７は、本実施形態にかかる受信装置１００による動作の結果と、この動作を実行しない比較例による動作の結果と、を示す。
図１７において、〇印及び実線は、第１実施形態においてＣＴＬＥ回路１０１が好適な周波数特性を選んだ場合を示し、×印及び破線は、比較例においてＣＴＬＥ回路の周波数特性を低域減衰量最大に設定した場合、をそれぞれ示す。図１７によれば、第１実施形態のほうが比較例よりも大きなジッタートレランスを示していることがわかる。比較例においても、ＣＴＬＥ回路の周波数特性を再調整することにより、本発明と同等のジッタートレランスを実現可能である。しかし比較例において、もしも受信装置に最初から図１６に示した制御信号ｅ＝“００１０”又は“０００１”が設定された場合、ジッタが多いことにより再調整の必要性を判断するために必要なアイ開口部の測定が行えず、通信不能に陥る可能性がある。

［２］第２実施形態
図１８は、第２実施形態の制御回路の一例の説明図である。
図１８では、図６に示した第１実施形態にかかる制御回路１１２と同様の部分には、同一の符号を付すものとする。
第２実施形態にかかる制御回路１１２Ａが第１実施形態の制御回路１１２と異なる点は、レジスタ１２ｂの出力信号ｊに所定のバイアス値ｒを加算してコンパレータ１６に出力する加算器１９を設けた点である。

ところで、交差数の測定においては、送受信器で用いられるリファレンスクロックの周波数オフセット、ＳＳＣ（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ）変調、ランダム性のジッタや雑音、あるいは送信側でデータパターンの一部が測定周期ごとに変更されるなどして、測定値に誤差が生じることがある。

この交差数測定誤差により、本来選ばれるべきＣＴＬＥ回路１０１の周波数特性よりも低域減衰量の大きい周波数特性が選ばれると、オーバーイコライズ状態になる虞がある。
そこで、本第２実施形態においては、コンパレータ１６の一方の入力端に接続されるラインに加算器１９を配する。加算器１９は、レジスタ１２ｂの出力信号ｊにバイアス値ｒを加算した信号ｊ′＝ｊ＋ｒをコンパレータ１６に供給するように構成される。

この結果、コンパレータ１６は、レジスタ１２ａの出力信号ｉと加算器１９から供給される信号ｊ′とを比較し、ｉ＞ｊ′＝ｊ＋ｒのとき出力信号ｋ＝“Ｈ”レベルとし、そうでない場合には、出力信号ｋ＝“Ｌ”レベルとする。

換言すれば、本第２実施形態によれば、新たに計測された交差数であるレジスタ１２ａの出力信号ｉが、それまでに計測された値のなかでの最大値であるレジスタ１２ｂの出力信号ｊにバイアス値ｒを加えた信号ｊ′の値よりも大きくなければ、レジスタ１２ｂの更新は行われない。

したがって、本第２実施形態によれば、バイアス値ｒを想定される交差数測定誤差の最大値以上に設定することにより、交差数測定誤差によるオーバーイコライズを抑制することができる。

［３］第３実施形態
図１９は、第３実施形態の制御回路の一例の説明図である。
図１９では、図６に示した第１実施形態にかかる制御回路１１２と同様の部分には、同一の符号を付すものとする。

ところで、第１実施形態において示した制御回路１１２は、位相比較器１１１よりも回路構成が複雑であるため、通信速度が非常に高速になると、制御回路１１２を位相比較器１１１と同じ程度の周波数のクロックｈで動作させることが困難になる。
そこで、本第３実施形態にかかる制御回路１１２Ｂにおいては、動作速度の違いを吸収するために、アーリー信号ｃの入力とレイト信号ｄの入力のそれぞれにシリアル−パラレル（Ｓ／Ｐ）変換回路２０ａ及びシリアル−パラレル（Ｓ／Ｐ）変換回路２０ｂを配している。

ここで、シリアル−パラレル変換回路２０ａ、２０ｂのクロックｈとし、制御クロックｈ′とする。制御クロックｈ′はクロックｈを分周したクロックを用いている。

この結果、本第３実施形態によれば、シリアル−パラレル変換回路２０ａ、２０ｂを、位相比較器１１１と、制御回路１１２Ｂが備える加算器１１との間に配し、制御回路１１２Ｂをクロックｈよりも周波数が低い制御クロックｈ′で動作させることにより、通信速度が非常に高速となった場合でも、上記各実施形態と同様の動作を行うことができる。

［４］第４実施形態
図２０は、第４実施形態の制御回路の一例の説明図である。
図２０では、図１８示した第２実施形態にかかる制御回路１１２Ａ及び図１９示した第３実施形態にかかる制御回路１１２Ｂと同様の部分には、同一の符号を付すものとする。

ところで、第２実施形態において示した制御回路１１２Ａも、位相比較器１１１よりも回路構成が複雑であるため、通信速度が非常に高速になると、制御回路１１２Ａを位相比較器１１１と同じ程度の周波数のクロックｈで動作させることが困難になる。

そこで、本第４実施形態にかかる制御回路１１２Ｃにおいては、動作速度の違いを吸収するために、第３実施形態と同様に、アーリー信号ｃの入力とレイト信号ｄの入力のそれぞれにシリアル−パラレル（Ｓ／Ｐ）変換回路２０ａ及びシリアル−パラレル（Ｓ／Ｐ）変換回路２０ｂを配している。

本第４実施形態によれば、第２実施形態の効果に加えて、制御回路１１２Ｃをクロックｈよりも周波数が低い制御クロックｈ′で動作させることができ、通信速度が非常に高速となった場合でも、第２実施形態と同様の動作を行うことができる。
［５］実施形態の効果
以上の説明のように、各実施形態によれば、ＣＤＲ回路１１０がロックしていない状態でＣＴＬＥ回路１０１の周波数特性を調整し、より迅速かつ確実にＣＤＲ回路１１０をロック状態に移行させることができる。

［６］実施形態の変形例
なお、本実施形態のイコライザ制御装置、ひいては、受信装置で実行されるプログラムは、ＲＯＭ等に予め組み込まれて提供される。
本実施形態のイコライザ制御装置で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等の光記録媒体あるいはＵＳＢメモリ、ＳＳＤ（Solid State Drive）等の半導体メモリ装置等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
さらに、本実施形態のイコライザ制御装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態のイコライザ制御装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００ 受信装置
１０１ ＣＴＬＥ回路
１０２ イコライザ制御部
１０３ ＰＬＬ（第３回路）
１１０ ＣＤＲ回路（第４回路）
１１１ 位相比較器（第１回路）
１１２、１１２Ａ〜１１２Ｃ 制御回路（第２回路）
ＣＴＲ 制御信号
ＣＬＫ０ クロック信号
ＣＬＫ１ クロック信号
ＤＥＣ 設定デコーダ値
Ｐ 選択パラメータ
ａ データ信号
ｂ イコライズ信号
ｃ アーリー信号
ｄ レイト信号
ｅ 制御信号
ｒ バイアス値

Claims (9)

1. 複数の周波数特性が設定可能な連続時間線形波形等化器の出力信号が入力され、前記出力信号の波形がしきい値を交差したこと、あるいは、前記出力信号の差動信号が交差したことを示す交差数に関する第１信号を出力する第１回路と、
   前記出力された第１信号に基づいて、所定時間内の前記交差数を算出し、前記算出した交差数に基づいて、前記連続時間線形波形等化器に対して前記複数の周波数特性のうち何れかの周波数特性に関するパラメータを設定する第２回路と、
   を備えたイコライザ制御装置。
2. 前記第２回路は、前記複数の周波数特性に対応するパラメータ毎に前記第１信号に基づいて前記所定時間内の交差数を算出し、算出された複数の前記交差数のうち、最大の交差数に対応する周波数特性に関するパラメータを前記連続時間線形波形等化器に設定する、
   請求項１記載のイコライザ制御装置。
3. 前記第２回路は、前記最大の交差数に対応する周波数特性が複数存在する場合に、最も補償量の少ない周波数特性に関するパラメータを前記連続時間線形波形等化器に設定する、
   請求項２記載のイコライザ制御装置。
4. 前記第２回路は、前記複数の周波数特性のうち一つの周波数特性に対応するパラメータによる第１交差数を算出した後に、前記複数の周波数特性のうち他の周波数特性に対応するパラメータによる第２交差数を算出した場合に、前記第１交差数に所定のバイアス値を加えた値と、前記第２交差数と、のいずれが大きいかを判断する、
   請求項２又は請求項３記載のイコライザ制御装置。
5. 前記バイアス値として、前記第２回路が算出する交差数の測定誤差の最大値以上の値を設定する、
   請求項４記載のイコライザ制御装置。
6. 前記第１回路として、位相比較器を用いた、
   請求項１乃至請求項５記載のイコライザ制御装置。
7. 入力されたデータ信号に対して複数の周波数特性が設定可能な連続時間線形波形等化器と、
   前記連続時間線形波形等化器の出力信号が入力され、前記出力信号の波形がしきい値を交差したこと、あるいは、前記出力信号の差動信号が交差したことを示す交差数に関する第１信号を出力する第１回路と、
   前記出力された第１信号に基づいて、所定時間内の前記交差数を算出し、前記算出した交差数に基づいて、前記連続時間線形波形等化器に対して前記複数の周波数特性のうち何れかの周波数特性に関するパラメータを設定する第２回路と、
   前記データ信号に対応する第１クロック信号の周波数と所定周波数差範囲内の周波数を有する第２クロック信号を出力する第３回路と、
   前記第３回路からの前記第２クロック信号、前記データ信号、及び前記第１回路からの前記第１信号に基づいて、前記第１クロック信号を再生する第４回路と、
   を備えた受信装置。
8. 前記第１回路は、前記第１信号として、アーリー信号及びレイト信号を出力する位相比較器として構成され、
   前記第２回路は、前記アーリー信号と前記レイト信号を加算して前記交差数を算出する、
   請求項７記載の受信装置。
9. データ信号が入力され、複数の周波数特性が設定可能な連続時間線形波形等化器と、前記データ信号に対応する第１クロック信号の周波数と所定周波数差範囲内の周波数を有する第２クロック信号を出力する回路と、を備えた受信装置で実行される受信装置の制御方法であって、
   前記連続時間線形波形等化器の出力信号の波形がしきい値を交差したこと、あるいは、前記出力信号の差動信号が交差したことを示す交差数に関する第１信号を出力することと、
   前記出力された第１信号に基づいて、所定時間内の前記交差数を算出し、前記算出した交差数に基づいて、前記連続時間線形波形等化器に対して前記複数の周波数特性のうち何れかの周波数特性に関するパラメータを設定することと、
   前記何れかの周波数特性に関するパラメータが設定された前記連続時間線形波形等化器の出力信号、前記第２クロック信号、及び前記第１信号に基づいて前記第１クロック信号を再生することと、
   を備えた受信装置の制御方法。

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