JP6569338B2

JP6569338B2 - 連続時間線形等化器の周波数利得特性測定方法および半導体装置

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Description

本発明は、連続時間線形等化器(Continuous-Time Linear Equalizer: CTLE)の周波数利得特性測定方法および半導体装置に関する。

近年、半導体装置の動作速度の高速化が進められており、半導体装置内の複数のブロック間のデータ通信、ボード上の複数の半導体チップ間のデータ通信についての高速化が求められている。そこで、送信側ではパラレルデータをシリアルデータに変換して送信し、受信側では受信したシリアルデータをパラレルデータに変換することが行われる。パラレルデータをシリアルデータに変換する回路はシリアライザ(Serializer)、シリアルデータをパラレルデータに変換する回路はデシリアライザ(Deserializer)と称される。ブロック間またはチップ間でデータを送受信する場合には、送信回路および受信回路の両方が向けられることになり、信号の入出力を行うトランシーバは、シリアライザとデシリアライザの両方を含むシリアル・パラレル変換回路(SerDes)を有する。以下、半導体装置が、シリアル・パラレル変換回路(SerDes)を有するトランシーバを含む場合を例として説明を行う。

SerDesによるデータ通信を行う場合、半導体装置はクロック生成回路を有し、クロック生成回路で生成したクロックを、送信回路に送信クロックとして供給すると共に、受信回路に受信クロック再生の元になるベースクロックとして供給する。

受信回路は、クロック生成回路から供給されたクロックに基づいて受信データに同期した受信クロックを再生するクロックデータリカバリ(Clock Data Recovery: CDR)回路を有する。

さらに、受信回路は、ＣＤＲ回路からの受信クロックに応じて受信信号の値を判定して受信データを生成するが、その際に、通信経路における信号の劣化を補償する等化処理を行う。等化処理は、データ値（０または１）により後続の信号波形が異なる分を補償する決定フィードバック等化処理(Decision Feedback Equalizer: DFE)と、通信経路における信号の劣化を補償するリニア等化処理と、を含む。受信回路は、等化処理を行うために、受信データにおけるエラー情報を取得し、取得したエラー情報に基づいて、等化処理を制御する。

一般に、信号は、通信経路を伝送することにより、低周波数成分より高周波成分が大きく劣化する。そこで、リニア等化処理では、通信経路の利得特性を補償リニア等化器(Linear Equalizer: LE)を設け、リニア等化器を通過した入力信号の利得が、所定の周波数範囲で低下しないようにする。リニア等化器は、フィードフォワード等化器(Feed-Forward Equalizer)とも呼ばれ、送信側に設けることも、受信側に設けることもある。ここでは、受信回路がリニア等化器を有し、フィードフォワード等化処理を行う半導体装置が対象である。

リニア等化器として、連続時間線形等化器(Continuous-Time Linear Equalizer: CTLE)が広く知られている。ＣＴＬＥは、通信経路の利得特性を補償する利得特性を有することが求められるが、実際の通信経路の周波数特性がばらつくので、ＣＴＬＥの周波数−利得特性の設定をある程度変更可能にし、エラー情報を利用して実際の使用状況に応じて設定する。

ＣＴＬＥは、アナログ回路であり、高速データ通信の通信周波数に近い周波数成分について補償を行う必要があり、そのような補償が行える高周波特性を有するように設計される。しかし、補償を行う周波数成分が高く、製造ばらつきの影響を受けやすいため、実際に製造された半導体装置におけるＣＴＬＥの特性が必要な高周波特性を有さない場合が生じる。このような場合、半導体装置が出荷され、フィールドでＣＴＬＥの周波数−利得特性を実際の通信経路の周波数特性に応じて設定する場合に、所望のリニア等化処理が行えないために、必要な通信速度でのデータ通信が行えないという事態が生じる。

特開２００４−５３７０５４号公報特開２００８−１２２３９９号公報特開２００６−２５０８２４号公報

Nakao, T.; Hidaka, Y.; Sakabayashi, S.; Hashida, T.; Tomita, Y.; Koyanagi, Y.; Tamura, H., "An equalizer-adaptation logic for a 25-Gbp/s wireline receiver in 28-nm CMOS", Solid-State Circuits Conference (A-SSCC), 2013, IEEE Asian, vol.,no.,pp217,220,11-13 Nov.2013 Mehrdad Ramezani, Mohamed Abdalla, Ayal Shoval, Marcus Van Ierssel, Afshin Rezayee, Angus McLaren, Chris Holdenried, Jennifier Pham, Eric So, David Cassan, Saman Sadr, "An 8.4mW/Gb/s 4-Lane 48 Gb/s Multi-Standard-Compliant Transceiver in 40nm Digital CMOS Technology ", ISSCC 2011/SESSION 20/ HIGH-SPEED TRANSCEIVERS & BUILDING BLOCKS/20.4 (2011 IEEE International Solid-State Circuits Conference)

これまで、ＳｅｒＤｅｓを含む半導体装置の製造工程では、ＳｅｒＤｅｓ全体のテストは行われていたが、ＣＴＬＥ単体の周波数−利得特性については測定ができないため、行われていなかった。そのために、出荷後に上記のような問題が発生していた。

実施形態によれば、出荷時のテストで、搭載するＣＴＬＥの周波数−利得特性が測定可能な半導体装置が実現される。

第１の態様の測定方法は、受信回路を含む半導体装置において、連続時間線形等化器の周波数利得特性を測定する測定方法である。受信回路は、入力信号を増幅する可変利得増幅器と、可変利得増幅器の出力に対して線形等化処理を行う連続時間線形等化器と、連続時間線形等化器の入力と出力の一方を選択するエラー用選択回路と、を有する。受信回路は、エラー用選択回路の出力からエラー情報を抽出するエラー情報抽出回路をさらに有する。測定方法によれば、受信回路にテスト用パターンデータを入力する。選択回路を切り替えながら、エラー情報に基づいて連続時間線形等化器の入力と出力の振幅を、連続時間線形等化器の入力と出力の振幅比から連続時間線形等化器の利得を測定する。この時、可変利得増幅器の利得を調整して連続時間線形等化器の出力が飽和しない状態で測定する。連続時間線形等化器の利得の測定を、連続時間線形等化器の制御コードおよびテスト用パターンデータを変化させて行い、連続時間線形等化器の周波数ごとの利得を測定する。

第２の態様の半導体装置は、受信回路と、制御回路と、を有する。受信回路は、入力信号を増幅する可変利得増幅器と、可変利得増幅器の出力に対して線形等化処理を行う連続時間線形等化器と、連続時間線形等化器の入力と出力の一方を選択するエラー用選択回路と、エラー情報抽出回路と、を有する。エラー情報抽出回路は、エラー用選択回路の出力からエラー情報を抽出する。制御回路は、連続時間線形等化器測定部を有する。連続時間線形等化器測定部は、受信回路にテスト用パターンデータが入力された状態で、選択回路を切り替えながら、エラー情報に基づいて連続時間線形等化器の入力と出力の振幅を測定する処理を実行する。この測定は、可変利得増幅器の利得を調整して連続時間線形等化器の出力が飽和しない状態で行う。連続時間線形等化器測定部は、連続時間線形等化器の入力と出力の振幅比から連続時間線形等化器の利得を測定する処理を実行する。連続時間線形等化器測定部は、連続時間線形等化器の利得の測定を、連続時間線形等化器の制御コードおよびテスト用パターンデータを変化させて行い、連続時間線形等化器の周波数利得特性を測定する処理を実行する。

実施形態によれば、出荷する半導体装置の品質を向上できる。

図１は、実施形態の半導体装置の概略構成、および半導体装置に含まれる連続時間線形等化器（ＣＴＬＥ）のテストを行う場合の構成を示す図である。図２は、トランシーバの詳細な構成を示すブロック図である。図３は、通信経路における周波数−利得特性およびＣＴＬＥの周波数−利得特性を説明する図であり、（Ａ）が通信経路における周波数−利得特性の例を、（Ｂ）がＣＴＬＥの周波数−利得特性の例を示す。図４は、実施形態におけるＣＴＬＥ特性の測定方法を説明する図であり、（Ａ）がＣＴＬＥ特性の測定例を、（Ｂ）が実施形態における測定点を示す。図５は、実施形態におけるＣＴＬＥ特性の測定シーケンスを示すフローチャートである。

図１は、実施形態の半導体装置の概略構成、および半導体装置に含まれる連続時間線形等化器(Continuous-Time Linear Equalizer: CTLE)のテストを行う場合の構成を示す図である。

半導体装置１１は、トランシーバ（送受信回路）以外のプロセッサ、メモリ等を有する内部回路１２と、トランシーバ１３と、を有する。トランシーバ１３は、クロック生成回路１４と、送信回路１５と、受信回路１６と、制御回路１７と、を有する。トランシーバ１３は、内部回路１２で生成した出力データを送信回路１５から外部に出力すると共に、外部から入力回路１６に入力する入力データを取り込み内部回路１２に出力する。

送信回路１５は、内部回路１２から出力されるパラレルデータをシリアルデータに変換するパラレル・シリアル変換回路(Serializer)を有し、クロック生成回路１４からのクロックにしたがって、シリアルデータを外部に出力する。

受信回路１６は、クロックデータリカバリ回路がクロック生成回路１４からのクロックを受信したシリアルデータに基づいて位相調整した受信クロックにしたがって外部から入力されるシリアルデータを受信する。受信回路１６は、受信したシリアルデータをパラレルデータに変換し内部回路１２に出力する。

制御回路１７は、受信回路１６からクロックデータリカバリ回路からエラー情報を取得し、受信回路１６内のＣＴＬＥの制御コードを設定する。以上の構成は、トランシーバが通常の送受信動作を行うための構成であり、ＳｅｒＤｅｓを有する一般的なトランシーバと類似の構成であり、類似の機能を実現するものであれば、特に限定されるものでない。

上記の構成に加えて、実施形態では、送信回路１５、受信回路１６および制御回路１７には、ＣＴＬＥの周波数−利得特性の測定に使用する回路が付加されている。

図１に示すように、ＣＴＬＥの周波数−利得特性の測定を行う場合には、テスト治具２０を使用して、送信回路１５から出力されるシリアル送信データが、シリアル受信データとして受信回路１６に入力する状態にする。シリアル送信データは、送信回路１５が制御回路１７からの指示にしたがって生成したテストパターンデータをシリアルデータに変換したものである。

図２は、トランシーバの詳細な構成を示すブロック図である。
クロック生成回路１４は、分周比制御器３１と、１／α分周器３２と、位相比較器３３と、低域通過フィルタ３４と、電圧制御発振器（ＶＣＯ）３５と、１／β分周器３６と、１／γ分周器３７と、を有する。クロック生成回路１４は、リファレンスクロックの周波数を逓倍したクロックを生成するＰＬＬ回路である。クロック生成回路１４の構成・動作は広く知られているので説明は省略するが、実施形態では、制御回路１７からの制御信号に応じて出力するクロックの周波数が変更可能である。

送信回路１５は、パターン（ＰＲＢＳ）発生器４１と、セレクタ（選択回路）４２と、ｍ：１マルチプレクサ(Multiplexer)４３と、ドライバ４４を有する。パターン発生器４１は、自己診断機能(Built-In Self Test: BIST)を有する半導体装置にはこれまでも設けられていた。セレクタ４２は、制御回路１７からの切り替え信号に応じて、通常動作時にＣＰＵ等の内部回路１２からの出力データを選択し、ＣＴＬＥの周波数−利得特性（以下、ＣＴＬＥ特性と称する）の測定時にパターン発生器４１からのパターンを選択する。ｍ：１マルチプレクサ４３は、ＣＰＵ等の内部回路１２が出力するｍビットのパラレルデータを、１ビットのパラレルデータまで変換する。送信回路１５の構成は、パラレル−シリアル変換回路（ＳＥＲ）として広く知られているので、詳細な説明は省略する。

受信回路１６は、終端回路５１と、可変利得増幅器(Variable Gain Amplifier: VGA)５２と、連続時間線形等化器(Continuous-Time Linear Equalizer: CTLE)５３と、を有する。さらに、受信回路１６は、セレクタ（選択回路）５４と、エラーコンパレータ５５と、１：ｍデマルチプレクサ(Demultiplexer)５６と、を有する。さらに、受信回路１６は、コンパレータ５７と、ＤＦＥ＆１：ｍデマルチプレクサ(Decision-Feedback Equalizer (DFE) & Demultiplexer)５８と、コンパレータ５９と、１：ｍデマルチプレクサ６０と、クロックデータリカバリ器６１と、を有する。送信回路１５のドライバ４４と受信回路５１の終端回路５１の間はテスト治具（ＤＣブロック）２０で接続される。ＣＴＬＥ５３は、例えば、非特許文献２に記載されたものが使用可能であるが、これに限定されるものではない。

コンパレータ５９、１：ｍデマルチプレクサ６０およびクロックデータリカバリ器６１は、クロックデータリカバリ回路を形成する。１：ｍデマルチプレクサ６０は、１ビットのシリアルデータをｍビットのパラレルデータに変換する。コンパレータ５７およびＤＦＥ＆１：ｍデマルチプレクサ５８は、後述する制御回路１７の適応等化制御回路と合わせて、ＤＦＥ回路を形成する。エラーコンパレータ５５および１：ｍデマルチプレクサ(Demultiplexer)５６は、エラー情報生成回路を形成する。クロックデータリカバリ回路、ＤＦＥ回路およびエラー情報生成回路は、シリアル−パラレル変換回路（ＤＥＳ）として広く知られているので、詳細な説明は省略する。なお、エラーコンパレータ５５は、後述するエラーサンプラ７２により、閾値レベルが変化される。

ＶＧＡ５２は、終端回路５１からの入力信号を増幅し、増幅の利得（ゲイン）が可変である。ＶＧＡ５２は、これまでも受信回路に設けられていた場合があった。セレクタ（選択回路）５４は、ＶＧＡ５２の出力、すなわちＣＴＬＥ５３の入力と、ＣＴＬＥ５３の出力の一方を選択して、エラーコンパレータ５５に入力する。セレクタ（選択回路）５４は、これまで受信回路には設けられておらず、実施形態の受信回路１６で新たに設けられたものである。

制御回路１７は、適応等化制御回路７１と、ＣＴＬＥコードスイープ(Sweep)回路７３と、セレクタ７４と、ＶＧＡ制御回路７５と、ＣＴＬＥ利得計算回路７６と、レジスタ７７と、周波数制御回路７８と、を有する。

適応等化制御回路７１は、エラー(Error)サンプラ７２を有する。エラーサンプラ７２は、閾値（ＥＲＥＦ）を変更することにより信号の振幅を測定することができるものであり、例えば、非特許文献１に記載されたものが使用可能であるが、これに限定されるものではない。エラーサンプラ７２を含む適応等化制御回路７１は、これまでもＤＦＥ制御信号およびＣＴＬＥ制御コードを生成するのに使用されていた。

実施形態では、セレクタ５４は、制御回路１７からの切り替え信号に応じて、通常動作時にＣＴＬＥの出力を選択し、ＣＴＬＥ特性測定時に、ＶＧＡ５２の出力（ＣＴＬＥ５３の入力）とＣＴＬＥ５３の出力の一方を選択する。

適応等化制御回路７１内のエラーサンプラ７２は、ＣＴＬＥ特性測定時に、ＣＴＬＥ入力または出力の振幅情報（ＥＲＥＦ）を生成し、ＶＧＡ制御回路７５およびエラーコンパレータ５５に出力する。この振幅情報により、ＶＧＡ制御回路７５の利得制御データ、およびエラーコンパレータ５５の閾値データが制御される。

ＣＴＬＥコードスイープ回路７３は、ＣＴＬＥ特性の測定時に、ＣＴＬＥコードを順に変化するスイープ動作を行う。セレクタ７４は、ＣＴＬＥ特性の測定時にＣＴＬＥコードスイープ回路７３の出力するＣＴＬＥコードを選択し、通常動作時に適応等化制御回路７１の出力するＣＴＬＥコードを選択し、選択したＣＴＬＥコードをＣＴＬＥ５３に印加する。ＣＴＬＥ利得計算回路７８は、上記のＣＴＬＥ入力または出力の振幅情報に基づいて、ＣＴＬＥの利得値を計算し、ＣＴＬＥ利得情報としてレジスタ７７およびＶＧＡ制御回路７５に出力する。ＶＧＡ制御回路７５は、ＣＴＬＥ入力または出力の振幅情報に含まれる利得制御データおよびＣＴＬＥ利得情報に基づいて、ＶＧＡ５２の利得を制御する。

周波数制御回路７８は、通常動作時にクロック生成回路１４が生成するクロックの周波数を指示するクロック生成回路制御信号を出力する。周波数制御回路７８は、ＣＴＬＥ特性の測定時に、クロック生成回路制御信号を変化させてクロック生成回路１４が生成するクロックの周波数を変更すると共に、パターン発生器４１に発生するテストパターンを指示するパターン設定信号を出力する。

レジスタ７７は、ＣＴＬＥ特性の測定時に、周波数制御回路７８からの設定周波数情報、ＣＴＬＥコードスイープ回路７３からのＣＴＬＥコード、およびＣＴＬＥ利得計算回路７６からのＣＴＬＥ利得情報を対応づけて記憶し、測定終了後に外部に出力する。この情報により、ＣＴＬＥ特性が判明し、ＣＴＬＥの良否が判定できる。

以下、ＣＴＬＥ特性、およびその測定シーケンスについて説明する。
図３は、通信経路における周波数−利得特性およびＣＴＬＥの周波数−利得特性を説明する図であり、（Ａ）が通信経路における周波数−利得特性の例を、（Ｂ）がＣＴＬＥの周波数−利得特性の例を示す。

通信経路は、図２の終端回路に終端処理されているが、ある程度以上の高周波数では利得が低下する。図３の（Ａ）の実線は、理想では周波数ｆＹまで利得は０（増幅しない）であってほしいが、ｆＸを超えた周波数では利得が徐々に低下し、ｆＹおよびｆＺでは利得は負（マイナス）になる例を示している。

送信回路から出力され、通信経路を伝送した受信信号波形は、実際には伝送路の周波数特性によって、送信時に比べて波形が歪んでしまう。伝送信号の周波数がｆＸより十分に小さい周波数であれば、相対的に信号劣化の影響は小さく、受信回路におけるデータ判定のエラーは小さく、問題は生じない。しかし、伝送信号の周波数がｆＸに近いまたはｆＸを超えると、信号劣化の影響が大きくなり、受信回路におけるデータ判定のエラーが高くなり、大きな問題になる。

そこで、ＣＴＬＥ５２の周波数−利得特性を図３の（Ｂ）に示すように、図３の（Ａ）の伝送路の特性で減衰してしまった分だけ、ＣＴＬＥで復元するようにｆＸからｆＹの利得を向上させる周波数特性を持たせる。

図３の（Ｂ）の周波数−利得特性を有するＣＴＬＥで等化処理を行うことにより、信号の周波数−利得特性は、図３の（Ａ）で示すように、利得０の範囲がｆＹまで延長され、ＣＴＬＥ５２から出力される信号は伝送路を通って歪んでしまう前の波形に近づくので、受信回路におけるデータ判定のエラーが低減される。

ＣＴＬＥは、上記のように高い周波数成分について補償を行うが、高い周波数成分ほど製造ばらつきの影響を受けやすく、実際に製造された半導体装置におけるＣＴＬＥ特性が必要な高周波特性を有さない場合が生じる。そこで、ＣＴＬＥ特性を管理することが重要であるが、測定が難しいため、これまで製造工程では測定されていなかった。

図４は、実施形態におけるＣＴＬＥ特性の測定方法を説明する図であり、（Ａ）がＣＴＬＥ特性の測定例を、（Ｂ）が実施形態における測定点を示す。

クロック生成回路１４およびパターン発生器４１を制御して、任意の周波数のテストパターンを生成し、送信回路１５から受信回路１６に送信することによりＣＴＬＥ５３に印加する。そして、エラーサンプラ７２で、エラー閾値を変更してＥＲＥＦ（ＣＴＬＥ振幅情報）を測定する。この測定を、セレクタ５４を切り替えてＣＴＬＥ５３の出力および入力について行い、入力と出力の振幅の比の対数を計算することにより、ＣＴＬＥ５３の利得を計算する。この測定および計算を、テストパターンの周波数をｆ１からｆ６まで段階的に変化させて行い、得られたＣＴＬＥ５３の利得を周波数に対してプロットすると、図４の（Ａ）のＣＴＬＥ特性が得られる。

図４の（Ａ）のＣＴＬＥ特性は、任意のＣＴＬＥコードで得られるもので、ＣＴＬＥの評価を行うには、ＣＴＬＥコードを変化させ、各ＣＴＬＥコードでのＣＴＬＥ特性を求める。そこで、ＣＴＬＥコードをスイープし（すべての取り得るコードに変化させ）、各ＣＴＬＥコードでのＣＴＬＥ特性を求めると、図４の（Ｂ）に示すような複数のＣＴＬＥコードに対応した複数のＣＴＬＥ特性が測定できる。この時、ＣＴＬＥコードによってはＣＴＬＥの出力が飽和してＣＴＬＥの利得を正しく測定することができない場合が発生するので、その時には、ＶＧＡ５２の利得を低下させ、ＣＴＬＥの出力が飽和しない状態でＣＴＬＥの利得を測定する。具体的には、ＣＴＬＥの出力の振幅値が上限に達している時は、ＶＧＡ５２の利得を低下させる。一方で、ＣＴＬＥの入力振幅が、測定できないほど小さい時は、ＶＧＡ５２の利得を増加させる。これにより、図４の（Ｂ）で示すような測定点で測定が行われる。

図５は、実施形態におけるＣＴＬＥ特性の測定シーケンスを示すフローチャートである。

ステップＳ１１で、通常時と同様に初期化シーケンスを行い、クロックデータリカバリによるクロック位相調整や適応等化制御を行う。さらに、ドライバ４４と終端回路５１の間は、テスト治具（ＤＣブロック）２０で接続されており、劣化・損失が小さい。そのため、送信回路１５から出力された信号がそのまま受信回路に入力すると、ＶＧＡ５１の出力等が飽和するので、ドライバ４４の出力振幅を小さくして、テスト治具２０を介して受信回路１６の入力する信号が大きくなり過ぎないようにする。

ステップＳ１２で、ＣＴＬＥ特性の測定を行うＣＴＬＥ測定モードであるか判定し、ＣＴＬＥ測定モードでなければ通常動作に進み、ＣＴＬＥ測定モードであればステップＳ１３に進む。

ステップＳ１３で、制御回路１７のシーケンス制御に基づいて、周波数制御回路７８がクロック生成回路１４に発生するクロックの周波数を設定する。これにより、クロック生成回路１４は、設定された周波数のクロックを発生し、送信回路１５、受信回路１６および制御回路１７に供給する。

ステップＳ１４からステップＳ２９では、パターン発生器４１が発生するテストパターンを変化させるループ１の繰り返し処理が行われる。具体的には、周波数制御回路７８がパターン発生器４１を制御して、“０１０１”、“００１１”、“０００１１１”、…“０（ｎ個）１（ｎ個）”という具合に、遷移の周期が異なるパターンを発生する。

ステップＳ１５からステップＳ２８では、ＣＴＬＥコードスイープ回路７３がＣＴＬＥコードを順に変化させるループ２の繰り返し処理が行われる。具体的には、ＣＴＬＥ５３は、ＣＴＬＥコードを変化させることにより、周波数−利得特性を変化させることが可能であり、ＣＴＬＥコードを順次変化させる。

ステップＳ１６では、セレクタ５４を切り替えて、エラーコンパレータ５５によりＣＴＬＥ５３の出力が判定される状態で、エラーサンプラ７２の出力するＥＲＥＦを取得し、ＣＴＬＥ利得計算回路７６に出力する。

ステップＳ１７で、ＣＴＬＥ利得計算回路７６は、受信したＥＲＥＦが上限値かどうか判定する。ＥＲＥＦが測定上限値に達している場合、ＣＴＬＥ利得計算回路７６はＣＴＬＥ５３の出力振幅が飽和していると判断し、ステップＳ１８に進む。すなわち、ＶＧＡ５２の利得コードを１減じて（−１）、ＶＧＡ５２の利得を低下させる。ＶＧＡ５２の利得を低下させた後、ステップＳ１６に戻る。

ステップＳ１７において、ＣＴＬＥ利得計算回路７６が、ＥＲＥＦは上限値ではないと判定した場合、ステップＳ１９に進む。ステップＳ１９では、ＣＴＬＥ利得計算回路７６が、受信したＥＲＥＦが下限値かどうか判定する。ＥＲＥＦが測定下限値だった場合、ＣＴＬＥ利得計算回路７６は、エラーコンパレータ５５が測定できないほどＣＴＬＥ５３の出力振幅が微小であるとみなし、ステップＳ２０に進む。すなわち、ＶＧＡ５２の利得コードを１増加させ（＋１）、ＶＧＡ５２の利得を向上させる。ＶＧＡ５２の利得を向上させた後、ステップＳ１６に戻る。

ステップＳ１９において、ＣＴＬＥ利得回路７６が、ＥＲＥＦは下限値ではないと判定した場合、ステップＳ２１に進む。ステップＳ２１以降は、ＣＴＬＥ５３の入力振幅を測定するステップである。すなわち、セレクタ５４を切り替えて、エラーコンパレータ５５によりＣＴＬＥ５３の入力が判定される状態で、エラーサンプラ７２の出力するＥＲＥＦを取得し、ＣＴＬＥ利得計算回路７６に出力する。

ステップＳ２２で、ＣＴＬＥ利得計算回路７６は、受信したＥＲＥＦが上限値かどうか判定する。ＥＲＥＦが測定上限値に達している場合、ＣＴＬＥ利得計算回路７６はＣＴＬＥ５３の入力振幅が飽和していると判断し、ステップＳ２３に進む。すなわち、ＶＧＡ５２の利得コードを１減じて（−１）、ＶＧＡ５２の利得を低下させる。ＶＧＡ５２の利得を低下させた後、ステップＳ１６に戻る。

ステップＳ２２において、ＣＴＬＥ利得計算回路７６が、ＥＲＥＦは上限値ではないと判定した場合、ステップＳ２４に進む。ステップＳ２４では、ＣＴＬＥ利得計算回路７６が、受信したＥＲＥＦが下限値かどうか判定する。ＥＲＥＦが測定下限値だった場合、ＣＴＬＥ利得計算回路７６は、エラーコンパレータ５５が測定できないほどＣＴＬＥ５３の入力振幅が微小であるとみなし、ステップＳ２５に進む。すなわち、ＶＧＡ５２の利得コードを１増加させ（＋１）、ＶＧＡ５２の利得を向上させる。ＶＧＡ５２の利得を向上させた後、ステップＳ１６に戻る。

以降、ＶＧＡ５２の利得設定が測定に適するまでステップＳ１６からステップＳ２５を繰り返す。

ステップＳ１６からステップＳ２５を繰り替えし、測定に適したＶＧＡ５２の利得に設定した後、ステップＳ２６に進み、ＣＴＬＥ５３の利得を計算する。

ステップＳ２７で、設定条件（ＣＴＬＥコード、ＶＧＡ利得）およびＣＴＬＥ利得を対応づけてレジスタ７７に書き込む。

ステップＳ２８は、ループ２の後端で、すべてのＣＴＬＥコードについての測定が終了するまでステップＳ１５に戻り、終了すればステップＳ２９に進む。

ステップＳ２９は、ループ１の後端で、全てのテストパターン（測定周波数）についての測定が終了するまでステップＳ１４に戻り、終了すればステップＳ３０に進む。

以上、ＣＴＬＥの周波数−利得特性を測定するシーケンスを説明したが、図５の手順に限定されるものではなく、例えば、ループ１とループ２の包含関係は逆にすることも可能である。

また、実施形態では、ＳｅｒＤｅｓを有するトランシーバを例として説明したが、ＣＴＬＥを有する受信回路を含むが、送信回路は含まない半導体装置にも実施形態の構成は適用可能である。その場合、テスト治具にテストパターン発生器を設け、テスト治具の送信回路からテスト対象の半導体装置の受信回路に、テストパターンに対応する信号を入力してテストを行う。

実施形態の半導体装置のトランシーバの受信回路のＣＴＬＥの周波数−利得特性は、以上説明したような手順で、送信回路の出力端子と受信回路の入力端子を、テスト治具であるＤＣブロックを接続するだけで行える。このテスト工程を製造工程に導入することにより、出荷する半導体装置の品質をより高いレベルで保証することが可能になる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１半導体装置
１２内部回路
１３トランシーバ
１４クロック生成回路
１５送信回路
１６受信回路
１７制御回路
２０テスト治具
５２可変利得増幅器
５３連続時間線形等化器（ＣＴＬＥ）
５４セレクタ（選択回路）

Claims

入力信号を増幅する可変利得増幅器と、前記可変利得増幅器の出力に対して線形等化処理を行う連続時間線形等化器と、前記連続時間線形等化器の入力と出力の一方を選択するエラー用選択回路と、前記エラー用選択回路の出力から前記可変利得増幅器の入力及び出力の振幅を示す振幅情報を抽出する振幅情報抽出回路と、を有する受信回路を含む半導体装置において、連続時間線形等化器の周波数利得特性を測定する測定方法であって、
前記受信回路にテスト用パターンデータを入力し、
前記エラー用選択回路を切り替えながら、前記振幅情報に基づいて前記連続時間線形等化器の入力と出力の振幅を、前記可変利得増幅器の利得を調整して前記連続時間線形等化器の出力が飽和しない状態で測定し、前記連続時間線形等化器の入力と出力の振幅比から前記連続時間線形等化器の利得を測定し、
前記連続時間線形等化器の利得の測定を、前記連続時間線形等化器の周波数―利得特性を制御する制御コードおよび前記テスト用パターンデータを変化させて行い、前記連続時間線形等化器の周波数ごとの利得を測定することを特徴とする連続時間線形等化器の周波数利得特性測定方法。
半導体装置は、テスト用パターンデータを生成し、出力する出力回路をさらに含み、
当該測定方法は、テスト治具で前記出力回路の出力を前記受信回路の入力に接続した状態で、テスト用パターンデータを前記受信回路に入力して実行される請求項１に記載の測定方法。
受信回路と、制御回路と、を有し、
前記受信回路は、
入力信号を増幅する可変利得増幅器と、
前記可変利得増幅器の出力に対して線形等化処理を行う連続時間線形等化器と、
前記連続時間線形等化器の入力と出力の一方を選択するエラー用選択回路と、
前記エラー用選択回路の出力から前記可変利得増幅器の入力及び出力の振幅を示す振幅情報を抽出する振幅情報抽出回路と、を有し、
前記制御回路は、
前記受信回路にテスト用パターンデータが入力された状態で、前記エラー用選択回路を切り替えながら、前記振幅情報に基づいて前記連続時間線形等化器の入力と出力の振幅を、前記可変利得増幅器の利得を調整して前記連続時間線形等化器の入出力が飽和しない状態、または前記連続時間線形等化器の入出力が測定できないほど微小となる状態を防いで測定し、前記連続時間線形等化器の入力と出力の振幅比から前記連続時間線形等化器の利得を測定し、前記連続時間線形等化器の利得の測定を、前記連続時間線形等化器の周波数―利得特性を制御する制御コードおよび前記テスト用パターンデータを変化させて行い、前記連続時間線形等化器の周波数利得特性を測定する処理を実行する連続時間線形等化器測定部を、有することを特徴とする半導体装置。
前記テスト用パターンデータを生成し、出力する出力回路をさらに含み、
前記制御回路は、前記出力回路を制御して生成する前記テスト用パターンデータを変化させる請求項３に記載の半導体装置。