TW202224388A - 判決反饋均衡電路 - Google Patents

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Abstract

本發明公開了一種判決反饋均衡電路。該判決反饋均衡電路包括：第一加法器電路，用於對採樣數據、第一校正數據以及目標校正數據相加；第一採樣器，用於通過第一時鐘訊號中的第一訊號分量採樣第一加法器電路輸出的數據得到第一採樣結果；第二加法器電路，用於對採樣數據、第一校正數據以及目標校正數據相加；第二採樣器，用於通過第一時鐘訊號中的第二訊號分量採樣第二加法器電路輸出的數據得到第二採樣結果；校正參數處理單元，用於通過第二時鐘訊號、第一採樣結果以及第二採樣結果確定目標校正數據。

Description

判決反饋均衡電路
本發明關於判決反饋均衡器技術領域，具體而言，關於一種判決反饋均衡電路。
在高速數據傳輸中，由於串擾、反射等非理想因素的存在，導致數據在高速傳輸過程中受到符碼間干擾（Inter-Symbol Interference； ISI）的影響。具體地，ISI的影響，除了包括相鄰數據之間的相互影響，還包括相隔的數據之間的相互影響，相關技術中採用多TAP路徑（用於校正高速傳輸的數據中先傳輸的數據對後傳輸的數據的影響的路徑）的判決反饋均衡器去消除ISI影響。
需要說明的是，多TAP路徑的判決反饋均衡器中每個TAP路徑的時序約束對消除ISI影響很關鍵。具體地，在半數率判決反饋均衡器電路中，通過TAP路徑輸出的電位確定校正數據，從而消除符碼間干擾，但是，對於TAP2來說，由於TAP2的時序約束，以及TAP2所接的負載和電容的影響，TAP2在奇通道以及偶通道的採樣器採樣時很難恢復到一個穩定的電位，影響消除ISI的效果。
針對相關技術中判決反饋均衡器中的TAP2路徑的輸出難以在時序約束下達到穩定值，導致消除符碼間干擾的效果不佳的問題，目前尚未提出有效的解決方案。
本發明提供一種判決反饋均衡電路，以解決相關技術中判決反饋均衡器中的TAP2路徑的輸出難以在時序約束下達到穩定值，導致消除符碼間干擾的效果不佳的問題。
根據本發明的一個方面，提供了一種判決反饋均衡電路。該判決反饋均衡電路包括：第一加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加；第一採樣器，與第一加法器電路連接，用於通過第一時鐘訊號中的第一訊號分量對第一加法器電路輸出的數據進行採樣，得到當前採樣周期的第一採樣結果；第二加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加；第二採樣器，與第二加法器電路連接，用於通過第一時鐘訊號中的第二訊號分量對第二加法器電路輸出的數據進行採樣，得到當前採樣周期的第二採樣結果，其中，第二訊號分量與第一訊號分量的訊號變化方向相反；校正參數處理單元，分別與第一採樣器以及第二採樣器連接，用於通過第二時鐘訊號將第一採樣結果或第二採樣結果確定為目標校正值，並基於目標校正值確定目標校正數據，其中，第二時鐘訊號的時序提前於第一時鐘訊號，以使基於第一採樣器和第二採樣器採樣到的數據中的目標校正數據的分量滿足預設要求。
可選地，校正參數處理單元包括：第一數據選擇器，用於通過第二時鐘訊號的電位準訊號選擇第一採樣結果或第二採樣結果，並將選擇的採樣結果作為目標校正值； 乘法器，與第一數據選擇器連接，用於計算目標校正值和目標校正係數的乘積，得到目標校正數據。
可選地，判決反饋均衡電路還包括：自適應邏輯模組，分別與第一採樣器以及第二採樣器連接，用於接收第一採樣結果與第二採樣結果，並通過第一採樣結果和第二採樣結果確定目標校正係數。
可選地，判決反饋均衡電路還包括：時鐘電路，用於發出第二時鐘訊號；第一緩衝器，與時鐘電路連接，用於對第二時鐘訊號進行延遲，得到第一時鐘訊號。
可選地，判決反饋均衡電路還包括：時鐘電路，用於發出時鐘訊號；第二緩衝器，與時鐘電路連接，用於對時鐘訊號進行延遲，得到第二時鐘訊號；第三緩衝器，與第二緩衝器連接，用於對第二時鐘訊號進行延遲，得到第一時鐘訊號。
可選地，第一採樣器用於通過第一時鐘訊號中的上升沿訊號對第一加法器電路輸出的數據進行採樣，第二採樣器用於通過第一時鐘訊號中的下降沿訊號對第二加法器電路輸出的數據進行採樣；或，第一採樣器用於通過第一時鐘訊號中的下降沿訊號對第一加法器電路輸出的數據進行採樣，第二採樣器用於通過第一時鐘訊號中的上升沿訊號對第二加法器電路輸出的數據進行採樣。
可選地，目標校正數據用於校正採樣數據中的每個數據對相隔的後一個數據的干擾。
可選地，第一校正數據用於校正採樣數據中的每個數據對相鄰的後一個數據的干擾，第一校正數據包括絕對值相同的第一子校正數據和第二子校正數據，判決反饋均衡電路還包括： 第二數據選擇器，輸入端與第一加法器電路連接，輸出端與第一採樣器連接，用於接收第二採樣器上一採樣周期輸出的第四採樣結果，並通過第四採樣結果將第一加法器電路輸出的第一數據或第二數據確定為輸入第一採樣器的數據，其中，第一數據為第一加法器電路將採樣數據、第一子校正數據以及目標校正數據相加得到的數據，第二數據為第一加法器電路將採樣數據、第二子校正數據以及目標校正數據相加得到的數據；第三數據選擇器，輸入端與第二加法器電路連接，輸出端與第二採樣器連接，用於接收第一採樣器上一採樣周期輸出的第三採樣結果，並通過第三採樣結果將第二加法器電路輸出的第三數據或第四數據確定為輸入第二採樣器的數據，其中，第三數據為第二加法器電路將採樣數據、第一子校正數據以及目標校正數據相加得到的數據，第四數據為第二加法器電路將採樣數據、第二子校正數據以及目標校正數據相加得到的數據。
可選地，第一校正數據包括第二校正數據和第三校正數據，第二校正數據用於校正採樣數據中的每個數據對相鄰的後一個數據的干擾，第三校正數據用於校正採樣數據中的每個數據對相隔N個數據後的一個數據的干擾，N為大於1的整數。
通過本發明，採用：第一加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加；第一採樣器，與第一加法器電路連接，用於通過第一時鐘訊號中的第一訊號分量對第一加法器電路輸出的數據進行採樣，得到當前採樣周期的第一採樣結果；第二加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加；第二採樣器，與第二加法器電路連接，用於通過第一時鐘訊號中的第二訊號分量對第二加法器電路輸出的數據進行採樣，得到當前採樣周期的第二採樣結果，其中，第二訊號分量與第一訊號分量的訊號變化方向相反；校正參數處理單元，分別與第一採樣器以及第二採樣器連接，用於通過第二時鐘訊號將第一採樣結果或第二採樣結果確定為目標校正值，並基於目標校正值確定目標校正數據，其中，第二時鐘訊號的時序提前於第一時鐘訊號，以使基於第一採樣器和第二採樣器採樣到的數據中的目標校正數據的分量滿足預設要求，解決了相關技術中判決反饋均衡器中的TAP2路徑的輸出難以在時序約束下達到穩定值，導致消除符碼間干擾的效果不佳的問題。進而達到了提高消除符碼間干擾的準確度的效果。
需要說明的是，在不衝突的情況下，本發明中的實施例及實施例中的特徵可以相互組合。下面將參考圖式並結合實施例來詳細說明本發明。
為了使本技術領域的人員更好地理解本發明方案，下面將結合本發明實施例中的圖式，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都應當屬於本發明保護的範圍。
需要說明的是，本發明的說明書和申請專利範圍及上述圖式中的術語“第一”、“第二”等是用於區別類似的對象，而不必用於描述特定的順序或先後次序。應該理解這樣使用的數據在適當情況下可以互換，以便這裏描述的本發明的實施例。此外，術語“包括”和“具有”以及他們的任何變形，意圖在於覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統、產品或設備不必限於清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或對於這些過程、方法、產品或設備固有的其它步驟或單元。
為了便於描述，以下對本發明實施例涉及的部分名詞或術語進行說明：
符碼間干擾：簡稱ISI，英文全稱Inter-Symbol Interference，是指高速傳播的訊號間的相關干擾。
採樣器：簡稱SA，英文全稱Sampler Amplifier。
數據選擇器：簡稱MUX，英文全稱multiplexer。
自適應邏輯模組：英文全稱adaption logic，用於在系統運行過程中，依靠不斷採樣控制訊息，確定被控對象的當前實際工作狀態，優化性能準則，產生自適應控制邏輯，從而實時調整控制器結構或參數。
根據本發明的實施例，提供了一種判決反饋均衡電路。
圖1是根據本發明實施例的判決反饋均衡電路的流程圖。如圖1所示，該判決反饋均衡電路包括：
第一加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加。
第一採樣器，與第一加法器電路連接，用於通過第一時鐘訊號中的第一訊號分量對第一加法器電路輸出的數據進行採樣，得到當前採樣周期的第一採樣結果。
第二加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加。
第二採樣器，與第二加法器電路連接，用於通過第一時鐘訊號中的第二訊號分量對第二加法器電路輸出的數據進行採樣，得到當前採樣周期的第二採樣結果，其中，第二訊號分量與第一訊號分量的訊號變化方向相反。
校正參數處理單元，分別與第一採樣器以及第二採樣器連接，用於通過第二時鐘訊號將第一採樣結果或第二採樣結果確定為目標校正值，並基於目標校正值確定目標校正數據，其中，第二時鐘訊號的時序提前於第一時鐘訊號，以使基於第一採樣器和第二採樣器採樣到的數據中的目標校正數據的分量滿足預設要求。
具體地，本發明實施例的判決反饋均衡電路為半速率判決反饋均衡電路，第一加法器電路和第一採樣器可以為偶通道中的元器件，第二加法器電路和第二採樣器可以為奇通道中的器件。其中，第一採樣器用於通過第一時鐘訊號的第一訊號分量ck對採樣數據Din中的偶數序列的數據進行採樣，第二採樣器用於通過第一時鐘訊號的第二訊號分量ckb對採樣數據Din中的奇數序列的數據進行採樣。
可選地，在本發明實施例提供的判決反饋均衡電路中，第一採樣器用於通過第一時鐘訊號中的上升沿訊號對第一加法器電路輸出的數據進行採樣，第二採樣器用於通過第一時鐘訊號中的下降沿訊號對第二加法器電路輸出的數據進行採樣；或，第一採樣器用於通過第一時鐘訊號中的下降沿訊號對第一加法器電路輸出的數據進行採樣，第二採樣器用於通過第一時鐘訊號中的上升沿訊號對第二加法器電路輸出的數據進行採樣。
例如，在第一加法器電路和第一採樣器為偶通道中的元器件，第二加法器電路和第二採樣器為奇通道中的器件的情況下，通過第一訊號分量ck的上升沿訊號（第二訊號分量ckb的下降沿訊號）採樣偶數序列的數據，通過第一訊號分量ck的下降沿訊號（第二訊號分量ckb的上升沿訊號）採樣奇數序列的數據。
需要說明的是，在採樣高速傳輸的數據的過程中，前一個數據會對後一個數據的採樣結果產生影響，前一個數據還會對相隔的數據的採樣結果產生影響，例如，對相隔1個或多個數據的採樣結果產生影響，也即，數據採樣的過程中存在不同類型的符碼間干擾，本發明實施例可以採用多TAP路徑來消除不同類型的符碼間干擾，其中，TAP1路徑用於校正每個數據對相隔1個UI的數據的影響，TAP2路徑用於校正每個數據對相隔2個UI的數據的影響，TAPn路徑用於校正每個數據對相隔n個UI的數據的影響，1個UI是指採樣時鐘的1個高電位準訊號和1個低電位準訊號的時長的和。
具體地，在第一採樣器前設置第一加法器電路，將採樣數據Din、第一校正數據H1以及目標校正數據進行相加，以消除偶通道採樣到的數據的符碼間干擾，在第二採樣器前設置第二加法器電路，將採樣數據Din、第一校正數據H1以及目標校正數據進行相加，以消除奇通道採樣到的數據的符碼間干擾。
可選地，在本發明實施例提供的判決反饋均衡電路中，目標校正數據用於校正採樣數據中的每個數據對相隔的後一個數據的干擾。
可選地，在本發明實施例提供的判決反饋均衡電路中，第一校正數據包括第二校正數據和第三校正數據，第二校正數據用於校正採樣數據中的每個數據對相鄰的後一個數據的干擾，第三校正數據用於校正採樣數據中的每個數據對相隔N個數據後的一個數據的干擾，N為大於1的整數。
通過本發明實施例，消除了前一個數據對相鄰的後一個數據、以及消除了前一個數據對相隔的數據的採樣結果產生的不同類型的符碼間干擾。
需要說明的是，本發明實施例數據在奇、偶通道進行採樣後，將第一校正數據、目標校正係數與輸入數據進行叠加，進而消除符碼間干擾。在採用目標校正數據校正採樣數據中的每個數據對相隔的後一個數據的干擾時，若通過第一時鐘訊號確定目標校正值，由於目標校正值為每個數據對相隔的後一個數據的影響幅值，在第一時鐘訊號從高電位準翻轉到低電位準的情況下，存在目標校正值在第一採樣電路以及第二採樣電路進行數據採樣時無法恢復到穩定的電位水平的情況，從而導致基於目標校正值得到的目標校正數據不準確，無法準確消除採樣數據中的每個數據對相隔的後一個數據的干擾。
例如，如圖2所示，對於TAP2路徑來說，假設在時刻t1，TAP2需要恢復出數據1，而上一拍數據是0，那麽在到達時刻t2時，TAP2所恢復的數據1的電位由τ決定，τ由TAP2接到加法器電路的負載和電容確定，如果τ越小，那麽在1個UI裏，TAP2所恢復出的電位越穩定。但在高速訊號傳輸過程中，由於TAP2的時序約束，1個UI通常很難優化到大於3τ，從而導致TAP2在時刻t2很難恢復到一個穩定的電位，進而影響消除ISI的效果。
而本發明實施例中，校正參數處理單元通過第二時鐘訊號確定目標校正值，由於第二時鐘訊號的時序提前於第一時鐘訊號，可以提前釋放目標校正值，使得目標校正值多穩定一段時間，從而使得基於目標校正值得到的目標校正數據更準確，以更準確的消除採樣數據中的每個數據對相隔的後一個數據的干擾。
本發明實施例提供的判決反饋均衡電路，通過第一加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加；第一採樣器，與第一加法器電路連接，用於通過第一時鐘訊號中的第一訊號分量對第一加法器電路輸出的數據進行採樣，得到當前採樣周期的第一採樣結果；第二加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加；第二採樣器，與第二加法器電路連接，用於通過第一時鐘訊號中的第二訊號分量對第二加法器電路輸出的數據進行採樣，得到當前採樣周期的第二採樣結果，其中，第二訊號分量與第一訊號分量的訊號變化方向相反；校正參數處理單元，分別與第一採樣器以及第二採樣器連接，用於通過第二時鐘訊號將第一採樣結果或第二採樣結果確定為目標校正值，並基於目標校正值確定目標校正數據，其中，第二時鐘訊號的時序提前於第一時鐘訊號，以使基於第一採樣器和第二採樣器採樣到的數據中的目標校正數據的分量滿足預設要求，解決了相關技術中判決反饋均衡器中的TAP2路徑的輸出難以在時序約束下達到穩定值，導致消除符碼間干擾的效果不佳的問題，進而達到了提高消除符碼間干擾的準確度的效果。
可選地，在本發明實施例提供的判決反饋均衡電路中，校正參數處理單元包括：第一數據選擇器，用於通過第二時鐘訊號的電位準訊號選擇第一採樣結果或第二採樣結果，並將選擇的採樣結果作為目標校正值； 乘法器，與第一數據選擇器連接，用於計算目標校正值和目標校正係數的乘積，得到目標校正數據。
具體地，校正參數處理單元為圖1中的dfe_summer，在上一採樣周期，第一採樣器通過第一訊號分量ck的上升沿訊號採樣數據得到第一採樣結果even，第二採樣器通過第一訊號分量ck的下降沿訊號採樣數據得到第二採樣結果odd，若第一數據選擇器通過ck的低電位準訊號選擇第一採樣結果even作為目標校正值（影響幅值），通過第一訊號分量ck的高電位準選擇第二採樣結果odd確定目標校正值。那麽， 第一訊號分量ck在電位準翻轉的情況下，存在目標校正值難以在當前恢復數據結束前得到一個相對穩定電位的情況。
具體地，例如，當第一訊號分量ck從高電位準翻轉到低電位準的瞬間，even進入dfe_summer，通過差分與比較，並經過RC低通濾波，得到斜率緩慢變化的訊號，如圖2所示，第一採樣結果even在前一個狀態是0，當前狀態是1，變成斜率緩慢上升的訊號，基於目標校正值得到的目標校正數據與採樣數據Din以及第一校正數據H1相加，輸入第一採樣器以及第二採樣器，由於目標校正值變化緩慢，且U1比較短，第一採樣器以及第二採樣器在時刻t2對目標校正值1進行採樣時，目標校正值無法恢復到相對穩定電位1，只能採集到0.8。
而在本發明實施方式中，第一數據選擇器通過第二時鐘訊號的第一訊號分量ck0的高電位準訊號選第二採樣結果odd作為目標校正值，第一數據選擇器通過第二時鐘訊號的第一訊號分量ck0的低電位準訊號（第二時鐘訊號的第二訊號分量ckb0的高電位準訊號）選第二採樣結果作為第二採樣結果odd目標校正值，由於第一訊號分量ck0的時序提前於第一訊號分量ck，目標校正數據提前釋放，如此，第一採樣器或第二採樣器通過第一訊號分量ck採集從TAP2反饋回來的目標校正數據，再通過第一加法器電路或第二加法器電路將目標校正數據與第一校正數據H1以及採樣數據Din相加時，目標校正值可以恢復到穩定的電位，如圖3所示，TAP2採用比第一訊號分量ck快 的第一訊號分量ck0恢復數據，留給TAP2用於穩定數據的時間變成了1UI+ ，優化了TAP2對時序的約束，使得在第一採樣器以及第二採樣器通過ck對數據採樣時，得到的目標校正數據更準確。
具體地，校正參數處理單元的具體電路結構如圖4所示，其中，MOS管M41、M51、M61、M71構成的電路以及MOS管M42、M52、M62、M72構成的電路用於生成第一採樣結果even的差分訊號，MOS管M43、M53、M63、M73構成的電路以及MOS管M44、M54、M64、M74構成的電路用於生成第二採樣結果 old的差分訊號，也即，上述電路構成了帶有電位準觸發的選擇器，實現了通過第二時鐘訊號高低電位準觸發選擇第一採樣結果even或第二採樣結果 old的功能。
其中，MOS管 M1、M2、M3、單刀雙擲開關SW1、SW2、SW3、SW4以及電阻R構成乘法器電路，其中M1可調，使得這一路的電流可配置，從而調整校正係數C0值的大小，單刀雙擲開關SW1、SW2、SW3、SW4的打開與關斷確定了TAP2輸出的數據的符號。具體地，M1的電流值的大小和單刀雙擲開關SW1、SW2、SW3、SW4的打開與關斷方向，都是受自適應邏輯模組的邏輯控制的，乘法器電路輸出帶有符號位的校正係數C0與目標校正值（影響幅值）相乘得到的目標校正數據。
目標校正數據由目標校正值以及目標校正係數共同確定，可選地，在本發明實施例提供的判決反饋均衡電路中，判決反饋均衡電路還包括：自適應邏輯模組，分別與第一採樣器以及第二採樣器連接，用於接收第一採樣結果與第二採樣結果，並通過第一採樣結果和第二採樣結果確定目標校正係數。
需要說明的是，自適應邏輯模組可以確定各個TAP的校正係數，其中，校正係數不僅包括校正係數的數值，還包括正負號。
具體地，如圖1所示，自適應邏輯模組為adaption logic，adaption logic確定TAP2的校正係數為C0。
為了保證第二時鐘訊號的時序提前於第一時鐘訊號，且第二時鐘訊號和第二時鐘訊號波形相同，可選地，在本發明實施例提供的判決反饋均衡電路中，判決反饋均衡電路還包括：時鐘電路，用於發出第二時鐘訊號；第一緩衝器，與時鐘電路連接，用於對第二時鐘訊號進行延遲，得到第一時鐘訊號。
具體地，時鐘電路發出第二時鐘訊號，第二時鐘訊號由第一訊號分量ck0和第二訊號分量ckb0構成，第一緩衝器對第二時鐘訊號進行延遲，例如，延遲時間為 ，得到第一時鐘訊號，第一時鐘訊號由第一訊號分量ck和第二訊號分量ckb構成。
還可以通過多個緩衝器實現訊號的遲延，可選地，在本發明實施例提供的判決反饋均衡電路中，判決反饋均衡電路還包括：時鐘電路，用於發出時鐘訊號；第二緩衝器，與時鐘電路連接，用於對時鐘訊號進行延遲，得到第二時鐘訊號；第三緩衝器，與第二緩衝器連接，用於對第二時鐘訊號進行延遲，得到第一時鐘訊號。
具體地，如圖1所示，時鐘電路發出的時鐘訊號經過第二緩衝器的延遲，得到第二時鐘訊號，第二時鐘訊號由第一訊號分量ck0和第二訊號分量ckb0構成，第二時鐘訊號經過第三時鐘訊號的延遲，例如，延遲時間為 ，得到第一時鐘訊號，第一時鐘訊號由第一訊號分量ck和第二訊號分量ckb構成。
需要說明的是，如果第二時鐘訊號的時序與第一時鐘訊號相比，提前的時間太長，會影響TAP1的時序要求，如果提前的時間太短，TAP 2輸出的數據很難在第一採樣器以及第二採樣器採樣數據時穩定下來。
因而，本發明實施例在保證TAP1的時序的情況下，設置合適的延遲時間 ，使得TAP 2輸出的目標校正值可以在第一採樣器以及第二採樣器採樣數據時達到穩定狀態。
在不考慮每個數據對相隔多個數據的採樣結果的影響的情況下，可選地，在本發明實施例提供的判決反饋均衡電路中，第一校正數據用於校正採樣數據中的每個數據對相鄰的後一個數據的干擾，第一校正數據包括絕對值相同的第一子校正數據和第二子校正數據，判決反饋均衡電路還包括： 第二數據選擇器，輸入端與第一加法器電路連接，輸出端與第一採樣器連接，用於接收第二採樣器上一採樣周期輸出的第四採樣結果，並通過第四採樣結果將第一加法器電路輸出的第一數據或第二數據確定為輸入第一採樣器的數據，其中，第一數據為第一加法器電路將採樣數據、第一子校正數據以及目標校正數據相加得到的數據，第二數據為第一加法器電路將採樣數據、第二子校正數據以及目標校正數據相加得到的數據；第三數據選擇器，輸入端與第二加法器電路連接，輸出端與第二採樣器連接，用於接收第一採樣器上一採樣周期輸出的第三採樣結果，並通過第三採樣結果將第二加法器電路輸出的第三數據或第四數據確定為輸入第二採樣器的數據，其中，第三數據為第二加法器電路將採樣數據、第一子校正數據以及目標校正數據相加得到的數據，第四數據為第二加法器電路將採樣數據、第二子校正數據以及目標校正數據相加得到的數據。
具體地，如圖5所示，第一校正數據為H1，第一校正數據H1包括第一子校正數據+h1和第二子校正數據- h1，第一加法器電路和第一採樣器為偶通道的器件，第一加法器電路將採樣數據Din、第一子校正數據+h1以及目標校正數據（C0與TAP2輸出的目標校正值的乘積）相加得到第一數據，將採樣數據Din、第二子校正數據-h1以及目標校正數據相加得到第二數據，第一選擇器根據第二採樣器前一採樣周期採樣的數據是0還是1來確定將第一數據還是第二數據送入第一採樣器，從而實現對校正後的偶通道的數據的採樣。
第二加法器電路和第二採樣器為奇通道的器件，第二加法器將採樣數據Din、第一子校正數據+h1以及目標校正數據相加得到第三數據，將採樣數據Din、第二子校正數據-h1以及目標校正數據相加得到第四數據，第二選擇器根據第一採樣器前一採樣周期採樣的數據是0還是1來確定將第三數據還是第四數據送入第二採樣器，從而實現對校正後的奇通道的數據的採樣。
通過本發明實施例，不僅消除了前一個數據對相隔的後一個數據的採樣結果產生的干擾的，還消除了前一個數據對相鄰的後一個數據的採樣結果產生的干擾。
還需要說明的是，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、商品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、商品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括要素的過程、方法、商品或者設備中還存在另外的相同要素。
以上僅為本發明的實施例而已，並不用於限制本發明。對於本領域技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原理之內所作的任何修改、等同替換、改進等，均應包含在本發明的申請專利範圍之內。
ck:第一訊號分量 ckb:第二訊號分量 Din:採樣數據 H1:第一校正數據 t1:時刻 t2:時刻 even:第一採樣結果 odd:第二採樣結果 C:校正係數 ck0:第一訊號分量 M1、M2、M3:管 M41、M42、M43、M44:MOS管 M51、M52、M53、M54:MOS管 M61、M62、M63、M64: MOS管 M71 、M72 、M73 、M74 :MOS管 MUX:數據選擇器 SA:採樣器 SW1、SW2、SW3、SW:單刀雙擲開關 R:電阻 +h1:第一子校正數據 - h1:第二子校正數據
構成本發明的一部分的圖式用來提供對本發明的進一步理解，本發明的示意性實施例及其說明用於解釋本發明，並不構成對本發明的不當限定。
圖1是根據本發明實施例提供的判決反饋均衡電路的示意圖。
圖2是根據本發明實施例提供的判決反饋均衡器電路的第一時序圖。
圖3是根據本發明實施例提供的判決反饋均衡器電路的第二時序圖。
圖4是根據本發明實施例提供的判決反饋均衡電路中的校正參數處理單元的電路圖。
圖5是根據本發明實施例提供的可選的判決反饋均衡電路的示意圖。
ck:第一訊號分量
even:第一採樣結果
odd:第二採樣結果
ck0:第一訊號分量
ckb:第二訊號分量
Din:採樣數據
H1:第一校正數據
SA:採樣器

Claims (9)

  1. 一種判決反饋均衡電路，其包括： 第一加法器電路，用於接收採樣數據、第一校正數據以及校正參數處理單元輸出的目標校正數據，並對接收的數據進行相加； 第一採樣器，與所述第一加法器電路連接，用於通過第一時鐘訊號中的第一訊號分量對所述第一加法器電路輸出的數據進行採樣，得到當前採樣周期的第一採樣結果； 第二加法器電路，用於接收所述採樣數據、所述第一校正數據以及所述校正參數處理單元輸出的所述目標校正數據，並對接收的數據進行相加； 第二採樣器，與所述第二加法器電路連接，用於通過所述第一時鐘訊號中的第二訊號分量對所述第二加法器電路輸出的數據進行採樣，得到當前採樣周期的第二採樣結果，其中，所述第二訊號分量和所述第一訊號分量的訊號變化方向相反； 所述校正參數處理單元，分別與所述第一採樣器以及所述第二採樣器連接，用於通過第二時鐘訊號將所述第一採樣結果或所述第二採樣結果確定為目標校正值，並基於所述目標校正值確定所述目標校正數據，其中，所述第二時鐘訊號的時序提前於所述第一時鐘訊號，以使基於所述第一採樣器和所述第二採樣器採樣到的數據中的所述目標校正數據的分量滿足預設要求。
  2. 如請求項1所述的判決反饋均衡電路，其中，所述校正參數處理單元包括： 第一數據選擇器，用於通過所述第二時鐘訊號的電位準訊號選擇所述第一採樣結果或所述第二採樣結果，並將選擇的採樣結果作為所述目標校正值； 乘法器，與所述第一數據選擇器連接，用於計算所述目標校正值和目標校正係數的乘積，得到所述目標校正數據。
  3. 如請求項2所述的判決反饋均衡電路，其中，所述判決反饋均衡電路還包括： 自適應邏輯模組，分別與所述第一採樣器以及所述第二採樣器連接，用於接收所述第一採樣結果與所述第二採樣結果，並通過所述第一採樣結果和所述第二採樣結果確定所述目標校正係數。
  4. 如請求項1所述的判決反饋均衡電路，其中，所述判決反饋均衡電路還包括： 時鐘電路，用於發出所述第二時鐘訊號； 第一緩衝器，與所述時鐘電路連接，用於對所述第二時鐘訊號進行延遲，得到所述第一時鐘訊號。
  5. 如請求項1所述的判決反饋均衡電路，其還包括： 時鐘電路，用於發出時鐘訊號； 第二緩衝器，與所述時鐘電路連接，用於對所述時鐘訊號進行延遲，得到所述第二時鐘訊號； 第三緩衝器，與所述第二緩衝器連接，用於對所述第二時鐘訊號進行延遲，得到所述第一時鐘訊號。
  6. 如請求項1所述的判決反饋均衡電路，其中， 所述第一採樣器用於通過所述第一時鐘訊號中的上升沿訊號對所述第一加法器電路輸出的數據進行採樣，所述第二採樣器用於通過所述第一時鐘訊號中的下降沿訊號對所述第二加法器電路輸出的數據進行採樣；或 所述第一採樣器用於通過所述第一時鐘訊號中的下降沿訊號對所述第一加法器電路輸出的數據進行採樣，所述第二採樣器用於通過所述第一時鐘訊號中的上升沿訊號對所述第二加法器電路輸出的數據進行採樣。
  7. 如請求項1所述的判決反饋均衡電路，其中，所述目標校正數據用於校正所述採樣數據中的每個數據對相隔的後一個數據的干擾。
  8. 如請求項1所述的判決反饋均衡電路，其中，所述第一校正數據用於校正所述採樣數據中的每個數據對相鄰的後一個數據的干擾，所述第一校正數據包括絕對值相同的第一子校正數據和第二子校正數據，所述判決反饋均衡電路還包括： 第二數據選擇器，其輸入端與所述第一加法器電路連接，所述第二數據選擇器的輸出端與所述第一採樣器連接，用於接收所述第二採樣器上一採樣周期輸出的第四採樣結果，並通過所述第四採樣結果將所述第一加法器電路輸出的第一數據或第二數據確定為輸入所述第一採樣器的數據，其中，所述第一數據為所述第一加法器電路將所述採樣數據、所述第一子校正數據以及所述目標校正數據相加得到的數據，所述第二數據為所述第一加法器電路將所述採樣數據、所述第二子校正數據以及所述目標校正數據相加得到的數據； 第三數據選擇器，其輸入端與所述第二加法器電路連接，所述第三數據選擇器的輸出端與所述第二採樣器連接，用於接收所述第一採樣器上一採樣周期輸出的第三採樣結果，並通過所述第三採樣結果將所述第二加法器電路輸出的第三數據或第四數據確定為輸入所述第二採樣器的數據，其中，所述第三數據為所述第二加法器電路將所述採樣數據、所述第一子校正數據以及所述目標校正數據相加得到的數據，所述第四數據為所述第二加法器電路將所述採樣數據、所述第二子校正數據以及所述目標校正數據相加得到的數據。
  9. 如請求項1所述的判決反饋均衡電路，其中，所述第一校正數據包括第二校正數據和第三校正數據，所述第二校正數據用於校正採樣數據中的每個數據對相鄰的後一個數據的干擾，所述第三校正數據用於校正所述採樣數據中的每個數據對相隔N個數據後的一個數據的干擾，N為大於1的整數。
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