JP2016127489A - 受信回路、受信装置および受信方法 - Google Patents

Abstract

【課題】受信データ信号を最適な位相で取り込むように自動調整する広帯域の受信回路の実現。【解決手段】クロックに同期して取り込んだ受信データ信号を判定帰還型等化処理し、等化処理済受信データおよび誤差データを出力する判定帰還型等化器37と、受信データ信号のバウンダリィデータを取り込むサンプル回路38と、等化処理済受信データおよびバウンダリィデータから、バウンダリィ位相を検出するクロックデータリカバリィ回路34と、等化処理済受信データおよび誤差データから、対象ビットの１ＵＩ前と１ＵＩ後の信号極性が反転した２つの異なるフィルターパターンについての１ＵＩ前とＩＵＩ後のシンボル間干渉量を検出し、１ＵＩ前とＩＵＩ後のシンボル間干渉量の差分からデータ位相を検出するデータ位相検出回路39と、バウンダリィ位相およびデータ位相からクロックを生成し、判定帰還型等化器に出力する位相シフタ35と、を有する受信回路。【選択図】図８

Description

本発明は、受信回路、受信装置および受信方法に関する。

高速なデータ(Data)信号の伝送を行うSERializer/DESerializer(SERDES）回路の受信回路（レシーバ）は、等化器と呼ばれるフィルタを搭載し、伝送路で伝送された後の符号間干渉(InterSymbol Interference: ISI)で歪んだ信号波形の補正を行う。等化器は、線形等化器(Linear Equalizer: LE)または判定帰還型等化器(Decision-Feedback Equalizer: DFE)により、またはＬＥとＤＦＥを組み合わせることにより、実現される。

一方、受信回路は、受信データ信号の変化エッジに対応するバウンダリィ位相を検出し、バウンダリィ(Boundary)を追跡するためのClock Data Recovery (CDR)回路と呼ばれる論理回路を搭載している。隣接する２つのバウンダリィの中間の位相が、受信データ信号の最適なキャプチャ（取り込み）位置とほぼマッチ（合致）する。

受信データ信号からＤＦＥにおいてバウンダリィデータを生成する場合、前段のＬＥの負荷容量が増加して帯域が制限され、伝送品質が悪化する要因となる。この問題を回避するため、バウンダリィデータの生成についてはＤＦＥ処理を行わないことが考えられる。

しかし、ＤＦＥ処理無しで生成したバウンダリィデータから決定したバウンダリィの中間位相は、ＤＦＥ処理において受信データ信号から生成した受信データの最適なキャプチャ（取り込み）位置と位相が一致せず、位相ずれが生じる。

この位相ずれの問題を解消するため、製造工程において、マニュアル処理で最適な位相に設定することが考えられるが、作業工数が増加するという問題がある。

そのため、ＤＦＥ処理を行っていない受信データ信号から生成したバウンダリィデータに基づいてバウンダリィ位相を決定し、ＤＦＥ処理した受信データ信号を取り込むのに最適なデータ(Data)位相を自動調整できることが望まれている。

特開２０１２−１７００８１号公報 特開２０１３−１３５４２３号公報

実施形態によれば、受信データ信号を最適な位相で取り込むように自動調整する広帯域の受信回路が実現される。

第１の態様の受信回路は、判定帰還型等化器と、サンプル回路と、クロックデータリカバリィ回路と、データ位相検出回路と、位相シフタと、を有する。判定帰還型等化器は、クロックに同期して取り込んだ受信データ信号を判定帰還型等化処理し、等化処理済受信データおよび誤差データを出力する。サンプル回路は、受信データ信号のバウンダリィデータを取り込む。クロックデータリカバリィ回路は、等化処理済受信データおよびバウンダリィデータから、バウンダリィ位相を検出する。データ位相検出回路は、等化処理済受信データおよび誤差データから、対象ビットの１ＵＩ前と１ＵＩ後の信号極性が反転した２つの異なるフィルターパターンについての対象ビットの１ＵＩ前の符号間干渉量と対象ビットの１ＵＩ後の符号間干渉量を検出し、１ＵＩ前のシンボル間干渉量と１ＵＩ後のシンボル間干渉量の差分からデータ位相を検出する。位相シフタは、バウンダリィ位相およびデータ位相からクロックを生成し、判定帰還型等化器に出力する。

実施形態によれば、広い帯域を有し、受信データ信号を最適な位相で取り込むように自動調整する受信回路が実現される。

図１は、ＳＥＲＤＥＳ回路を利用した通信システムの構成を示す図である。 図２は、一般的な受信回路の構成を示す図である。 図３は、ＬＥの回路例を示す図である。 図４は、ＤＦＥの回路例を示す図である。 図５は、エラーデータを説明する図である。 図６は、図２の受信回路で、バウンダリィデータの生成についてはＤＦＥ処理を行わないようにした別の受信回路の構成例を示す図である。 図７は、受信回路における信号形状の変化例を示す図であり、（Ａ）が送信時の波形、（Ｂ）が受信装置の入力端の波形、（Ｃ）がＬＥによる等化処理が行われた後の波形を示す。 図８は、実施形態の受信回路の構成を示す図である。 図９は、実施形態の受信回路におけるデータ位相の決定処理を説明する図である。 図１０は、ｈ_-1とｈ₁の差がゼロでない場合の波形の例を示す図であり、（Ａ）はｈ_-1がｈ₁より大きい場合を、（Ｂ）はｈ_-1がｈ₁より小さい場合を示す。 図１１は、実施形態の受信回路における処理を示すフローチャートである。 図１２は、２つのフィルターパターン（ＦＰ）として、“０１１”と“１１０”を使用し、ｈ_-1とｈ₁の差の符号をエラー(Error)データにより検出する場合を説明する図である。 図１３は、上記の−１ＵＩと＋１ＵＩにおけるＩＳＩ量を加算する処理を行うデータ位相検出器の回路例を示す図である。 図１４は、２つのフィルターパターン（ＦＰ）とのパターンマッチを行うデータ位相検出器における処理を示すフローチャートである。 図１５は、実施形態の受信回路におけるバウンダリィ(Boundary)位相、データ(Data)位相、および受信データの収束過程のシミュレーション結果を示す図である。 図１６は、最終製造工程における調整動作の作業工数および伝送品質（帯域）を、実施形態の受信回路、図２および図６の受信回路について、比較した表である。

実施形態の受信回路を説明する前に、一般的な受信回路について説明する。

高速なデータ(Data)信号の伝送を行うSERializer/DESerializer(SERDES）回路の受信回路（レシーバ）は、等化器と呼ばれるフィルタを搭載し、伝送路で伝送された後の符号間干渉(InterSymbol Interference: ISI)で歪んだ信号波形の補正を行う。

図１は、ＳＥＲＤＥＳ回路を利用した通信システムの構成を示す図である。
通信システムは、送信装置（トランスミッタ（ＴＸ））１０と、伝送線路（チャネル）１５と、受信装置（レシーバ（ＲＸ））２０と、を有する。送信装置１０は、送信データ処理回路１１と、マルチプレクサ（ＭＵＸ）１２と、ドライバ１３と、を有する。送信データ処理回路１１は、送信データ（Ｄａｔａ）を生成する。マルチプレクサ１２は、送信データ処理回路１１の出力するパラレルデータをシリアルデータに変換する。ドライバ１３は、シリアルデータをチャネル１５に出力する。受信装置２０は、等化器２１と、デマルチプレクサ（ＤＥＭＵＸ）２２と、受信データ処理回路２３と、を有する。等化器２１は、上記のように、伝送路での伝送により歪んだ受信データ信号の波形の補正を行う。デマルチプレクサ２２は、等化器２１の出力するシリアルデータをパラレルデータに変換する。受信データ処理回路２３は、デマルチプレクサ２２の出力するパラレルデータである受信データ（Ｄａｔａ）を処理する。

図１の通信システムの構成についてのこれ以上の説明は省略する。

等化器は、線形等化器(Linear Equalizer: LE)または判定帰還型等化器(Decision-Feedback Equalizer: DFE)により、またはＬＥとＤＦＥを組み合わせることにより、実現される。ＤＦＥは、過去のデータ列から、波形の劣化情報を推測し補正をかける機能を有する。

図２は、一般的な受信回路の構成を示す図である。
受信回路は、線形等化器（ＬＥ）３１と、ＤＦＥ３２と、ＤＥＭＵＸ３３と、バウンダリィ(Boundary)位相検出器３４と、位相シフタ３５と、適応ロジック回路３６と、を有する。

図３は、ＬＥ３１の回路例である、1次連続時間線形等化器（Continuous-time Linear Equalizer : CTLE）を示す図である。
ＬＥ３１は、差動増幅回路を有し、チャネル１５での伝送で高周波成分が減衰した差動受信データ信号がＣＴＬＥ入力として入力され、減衰した高周波成分を増幅する線形等化処理を行い、ＣＴＬＥ出力として出力する。線形等化器については広く知られているので、これ以上の説明は省略する。

図４は、ＤＦＥ３２の回路例を示す図である。
ＤＦＥ３２は、加算器４１と、判定回路４２と、帰還フィルタ４３と、を有する。加算器４１は、ＬＥ３１からの線形補正された受信データ信号に、過去（数周期前まで）のデータ列による残存する影響の反転信号を加算することにより、過去のデータ列の影響を除去する。判定回路４２は、例えば加算器４１の出力を基準レベルと比較するコンパレータで形成され、過去のデータ列の影響を除去された受信データ信号の値（０または１）を、クロックに同期して判定値として決定する。帰還フィルタ４３は、判定回路４２により生成された過去のデータ列の影響具合に対応する係数を乗じて加算器４１に出力する。以上の構成により、ＤＦＥ３２は、過去のデータ列から、波形の劣化情報を推測し、受信データ信号を補正し、２値の受信データを生成してＤＦＥ出力として出力する。ＤＦＥ３２は、さらに、受信データだけでなく、補正した受信データ信号と０または１の基準レベルとの差に応じて誤差（エラー(Error)）データを生成し、合わせてＤＦＥ出力として生成する。ＤＦＥについては広く知られているので、これ以上の説明は省略する。

なお、図２の受信回路３０が受信する受信データ信号は、クロックの１周期（１ＵＩ）で変化する信号であり、変化エッジをバウンダリィ位相と称する。受信データ信号は、バウンダリィの中間、すなわちバウンダリィ位相＋０．５ＵＩの位相で安定しており、図４の判定回路はこのタイミングで受信データ信号を判定する。一方、バウンダリィ位相検出器３４は、受信データ信号の変化エッジ（差動受信データ信号の場合は正相信号と逆相信号がクロスするタイミング）を検出して、変化エッジに追従するようにバウンダリィ(Boundary)位相を生成する。位相シフタ３５は、バウンダリィ位相を０．５ＵＩシフトしてデータ用クロックＣＬＫを生成し、ＤＦＥ３２の判定回路４２にクロックとして供給する。

ＤＦＥ３２は、バウンダリィ位相の進み具合または遅れ具合を検出するため、バウンダリィ用ＤＦＥとして図４に示す回路を別に有し、図示していないが、そこにはクロックとしてバウンダリィ位相で変化するバウンダリィクロックが供給される。バウンダリィ用ＤＦＥは、バウンダリィ位相で受信データ信号を取り込み、バウンダリィデータとして出力する。バウンダリィデータから、受信データ信号の実際の変化エッジと、供給したバウンダリィクロックとの位相差を求めることができる。ＤＦＥでのバウンダリィデータの生成は、広く知られているので、これ以上の説明は省略する。

以上の通り、ＤＦＥ３２は、受信データ信号から、受信データ(Data)、エラー(Error)データおよびバウンダリィデータ(Boundary)を生成して出力する。

図２に戻り、ＤＥＭＵＸ３３は、ＤＦＥ３２の出力するシリアルデータである受信データ(Data)、エラー(Error)データおよびバウンダリィデータ(Boundary)を、パラレルデータに変換して出力する。

上記のように、バウンダリィ位相検出器３４は、受信データ信号の変化エッジを検出して、変化エッジに追従するようにバウンダリィ(Boundary)位相を生成する。バウンダリィ位相検出器３４は、ＤＥＭＵＸ３３の出力するパラレルデータである受信データおよびバウンダリィデータから、バウンダリィクロックが受信データ信号の変化エッジに対して進んでいるか遅れているかを判定する。そして、バウンダリィ位相検出器３４は、バウンダリィクロックが受信データ信号の変化エッジに追従するように、バウンダリィクロックの位相を変化させ、その時点のバウンダリィ位相を位相シフタ３５に出力する。これらの動作は、受信データ信号のクロックを再生する動作であるから、バウンダリィ位相検出器３４は、クロックデータ再生(Clock Data Recovery: CDR)回路と称される。

適応ロジック回路３６は、パラレルデータの受信データ(Data)、エラー(Error)データおよびバウンダリィデータ(Boundary)から、等化処理のためにＬＥ３１およびＤＦＥ３２にフィードバックするＬＥ係数およびＤＦＥ係数を生成する。

図５は、エラーデータを説明する図である。
図５において、＋Ｖｒｅｆおよび−Ｖｒｅｆは、シンボル間干渉（ＩＳＩ）の無い状態でのデータ信号の振幅値であり、＋Ｖｒｅｆがデータ値“１”に、−Ｖｒｅｆがデータ値“０”に対応する。受信回路では、ゼロレベル以上の時にデータ値が“１”、ゼロレベル未満の時にデータ値が“０”と判定する。横軸はＵＩ(Unit Interval)を単位とする時間軸で、データ信号は整数ＵＩの中間で変化するものとする。

受信データ信号は、１０１０１０１０のデータに対応し、１ＵＩでは＋Ｖｒｅｆを超えており、“１”と判定され、１ＵＩでの受信データのレベルと＋Ｖｒｅｆの差がエラー１(Error1)である。エラーデータは、“１”と判定される場合に、＋Ｖｒｅｆより高いと正で、＋Ｖｒｅｆより低いと負であり、“０”と判定される場合に、−Ｖｒｅｆより低いと負で、−Ｖｒｅｆより高いと正である。したがって、２ＵＩでの受信データのレベルと−Ｖｒｅｆの差であるエラー２は正の値であり、３ＵＩでの受信データのレベルと＋Ｖｒｅｆの差であるエラー３は負の値である。４ＵＩでのエラー４は負の値であり、５ＵＩでのエラー５は正の値であり、６ＵＩでのエラー６は負の値であり、７ＵＩでのエラー７は負の値である。

以上、ＬＥとＤＦＥを組み合わせて等化器として使用する一般的な受信回路について説明した。ここで説明した受信回路は一例であり、各種の変形例が提案されている。

図２の受信回路は、バウンダリィデータを、ＤＦＥ３２で生成しており、バウンダリィデータの生成経路（パス）上に、図４に示すようなＤＦＥ処理を実行する回路を設ける必要があり、ＬＥ３１の負荷容量が増加し、帯域が制限されることとなる。これにより、伝送品質が悪化する要因となる。この問題を回避するため、バウンダリィデータの生成についてはＤＦＥ処理を行わないことが考えられる。

図６は、図２の受信回路で、バウンダリィデータの生成についてはＤＦＥ処理を行わないようにした別の受信回路３０Ａの構成例を示す図である。

受信回路３０Ａは、ＤＦＥ３２の代わりに、ＬＥ３１の出力から受信データおよびエラーデータを生成するＤＦＥ３７と、ＬＥ３１の出力からバウンダリィデータを生成するサンプル回路(Sampler)３８を設けたことが異なる。ＤＦＥ３７は、バウンダリィデータを生成する部分が除かれていること以外、図２のＤＦＥ３２と同じである。

サンプル回路３８は、例えば、図４の判定回路４２と同様にコンパレータで形成され、比較値をバウンダリィ位相に同期してバウンダリィデータとして決定する。

図７は、受信回路３０Ａにおける信号形状の変化例を示す図であり、（Ａ）が送信時の波形、（Ｂ）が受信装置２０の入力端のパルス応答、（Ｃ）がＬＥによる等化処理が行われた後のパルス応答を示す。

図７の（Ａ）に示すように、送信装置１０のドライバ１３から出力されるパルス信号は、矩形形状を有する。ドライバ１３から出力されたパルス信号は、伝送線路１５を通過することで高周波が減衰し、受信装置２０の入力端で図７の（Ｂ）に示すような鈍ったパルスとなる。図７の（Ｂ）の鈍ったパルスに対して、ＬＥ３１で波形補正（線形等化処理）を行い、図７の（Ｃ）に示すような波形になる。図７の（Ｂ）において、ｈ_n(n=-2から6)は、各ＵＩの中心における信号強度を示す。元の信号は図７の（Ａ）に示すパルスであるから、ｈ_n（n≠0）は各ＵＩにおけるＩＳＩ（符号間干渉）の量であり、エラー量ともいえる。

サンプル回路３８は、図７の（Ｃ）に示す波形をサンプルし、バウンダリィデータを生成する。バウンダリィ位相検出器（ＣＤＲ）３４は、バウンダリィデータの示すバウンダリィ位相と受信データ信号の変化エッジの差を小さくするように位相調整を行う。この処理は、図７の（Ｃ）に示すように、図７の（Ｃ）に示す波形で１ＵＩの幅になる２つのポイントを探して追従することと同等であり、バウンダリィ位相がこの２つのポイントにロックすることになる。

前述のように、データ(Data)位相をバウンダリ位相から０．５ＵＩシフトさせた位置とすると、クロックＣＬＫのエッジ（位相）は、図７の（Ｃ）の２つのロックポイントの中間に位置し、そのタイミングで、ＤＦＥ３７において受信データ信号を取り込むことになる。図７の（Ｃ）に示すように、２つのロックポイントの中間位置は、０ＵＩの位置からずれており、０ＵＩの位置は、２つのポイントの中間より左側の−０．５ＵＩから０ＵＩの間に存在する。

ＤＦＥ３７において、受信データ信号はＤＦＥ等化処理が行われ、受信データ信号のピークは、０ＵＩの位置に一致するように補正される。したがって、データ(Data)位相をバウンダリ位相から０．５ＵＩシフトさせた位置としてクロックＣＬＫの位相を設定すると、ＤＦＥ３７は、受信データ信号の波形のピークからずれた位置でデータを取り込む（キャプチャする）ことになり、最適な位相から外れることになる。ＤＦＥ３７における最適なデータ(Data)位相は、バウンダリィ(Boundary)位相から０ＵＩ〜０．５ＵＩ位相をずらした箇所に存在している。

以上の通り、ＤＦＥ処理を行っていない受信データ信号から生成したバウンダリィデータに基づいてバウンダリィ位相を決定し、そこから０．５ＵＩずらしたクロック位相により、ＤＦＥ処理した受信データ信号を取り込むと、タイミングがずれる。

このタイミングずれの問題を解消するため、製造工程において、図６のデータ(Data)位相を、バウンダリィ位相から０ＵＩ〜０．５ＵＩの間を手動でスイープし、伝送状態が最も良くなるポイントをマニュアル処理で決定し、データ(Data)位相とする。

しかし、データ(Data)位相を手動で探索する場合、最適な設定を行うには、測定などにより実際の製品などで手動調整の後にマニュアル設定する必要があり、製品出荷前の調査期間が必要なため、工数増加につながる。

さらに、プロセスばらつきなどで、最適なデータ(Data)位相が各レーン（レシーバ回路）で異なる場合に、製品出荷時にレーン毎に個別にマニュアル調整することは時間の制約上難しい。したがって、全てのレーンに（もしくはあるまとまったレーンのグループごとに）ある固定値を与えることになり、レーンによっては最適なデータ(Data)位相からずれるため伝送マージンの減少につながる。

以下に示す実施形態では、ＤＦＥ処理を行っていない受信データ信号から生成したバウンダリィデータに基づいてバウンダリィ位相を決定し、ＤＦＥ処理した受信データ信号を取り込むのに最適なデータ(Data)位相の自動調整機能を有するレシーバ回路を提供する。

図８は、実施形態の受信回路の構成を示す図である。
実施形態の受信回路５０は、図１に示した受信装置２０の受信部分に使用される。
実施形態の受信回路５０は、線形等化器（ＬＥ）３１と、ＤＥＭＵＸ３３と、バウンダリィ(Boundary)位相検出器３４と、位相シフタ３５と、適応ロジック回路３６と、ＤＦＥ３７と、サンプル回路３８と、データ(Data)位相検出器３９、とを有する。

実施形態の受信回路５０は、受信データおよびエラーデータからデータ(Data)位相を検出するデータ(Data)位相検出器３９を追加し、データ(Data)位相検出器３９の生成したデータ(Data)位相を位相シフタ３５に供給することが、図６の受信回路と異なる。

図９は、実施形態の受信回路におけるデータ位相の決定処理を説明する図である。
図７で説明したように、ＤＦＥ処理を行っていない受信データ信号から探索したバウンダリィの中間位置と、ＤＦＥ処理をした受信データ信号のデータ中心位置はずれる。図９に示すように、ＤＦＥ処理した受信データ信号から得られた受信データは、０ＵＩに対して対称な波形となるため、ＤＦＥ処理した受信データ信号に対し、１ＵＩ前（−１ＵＩ）および１ＵＩ後（＋１ＵＩ）のＩＳＩであるｈ_-1およびｈ₁が等しくなるようにデータ位相を決定すれば、クロックのエッジがデータ中心位置に一致する。

実施形態では、図９に示すように、データ位相検出器３９が、ＤＦＥ処理した受信データ信号から得られた受信データおよびエラーデータからｈ_-1およびｈ₁を検出し、ｈ_-1とｈ₁が等しくなるようにデータ位相を決定する。言い換えれば、データ(Data)位相検出器３９は、２ＵＩ離れた位置のエラーデータｈ_-1およびｈ₁が等しくなるように制御をロックする。データ位相は、ｈ_-1とｈ₁の中間点（図９の２つの丸印の中間）であり、受信データのパルス応答のピーク位置は２つの丸印の中間に位置しているため、データ位相最適となり、データをピークで取り込むことになる。

図１０は、ｈ_-1とｈ₁の差がゼロでない場合の波形の例を示す図であり、（Ａ）はｈ_-1がｈ₁より大きい場合を、（Ｂ）はｈ_-1がｈ₁より小さい場合を示す。

図１０の（Ａ）の場合は、データ位相が遅れているので、データ位相を早めてやることで、ｈ_-1とｈ₁の差がゼロとなるポイントで収束する。図１０の（Ｂ）の場合は、データ位相が早まっているので、データ位相を遅らせることで、ｈ_-1とｈ₁の差がゼロとなるポイントで収束する。

データ位相を変更する量はΔtとし、Δtは位相シフタ３５の最小分解能（１ＵＩより十分小さな値、例えば１ＵＩの1/100程度）とする。

図１１は、実施形態の受信回路３０Ａにおける処理を示すフローチャートである。
ステップＳ１１で、データ位相検出器３９に、対称性を検出するのに適した２つのフィルターパターン（ＦＰ）を設定する。２つのＦＰは、エラー観測点である対象ビットの１ＵＩ前と１ＵＩ後の信号極性が反転した２つの異なるパターンである。

ステップＳ１２で、受信データがそのパターンにマッチ（合致）した時にエラー量の検出（演算）を行う。この際、データ位相検出器３９は、２つのＦＰにマッチした受信データを受信すると、２つのＦＰの演算回数が均等になるように、演算対象とするか否かを決定する。演算は、エラー(Error)値に基づいて、１ＵＩ前のプレカーソル(Pre-cursor)ＩＳＩ(h_-1)と１ＵＩ後のポストカーソル(Post-cursor)ＩＳＩ(h₁)を検出する。

ステップＳ１３で、データ位相検出器３９は、プレカーソル(Pre-cursor)ＩＳＩ(h_-1)とポストカーソル(Post-cursor)ＩＳＩ(h₁)の差を検出（算出）する。

位相シフタ３５は、差分(h_-1- h₁)が正であるか負であるか判定し、正であればステップＳ１５に進み、負であればステップＳ１６に進む。

ステップＳ１５で、位相シフタ３５は、データ位相をΔｔ早め、ステップＳ１２に戻る。
ステップＳ１６で、位相シフタ３５は、データ位相をΔｔ遅くし、ステップＳ１２に戻る。

差分(h_-1-h₁)が十分に小さくなると、収束したと判定し、受信データを有効にして、実データとして出力する。

次に、フィルターパターン（ＦＰ）の具体例を用いて、データ位相検出器３９における演算処理をさらに詳細に説明する。

図１２は、２つのフィルターパターン（ＦＰ）として、“０１１”と“１１０”を使用し、ｈ_-1とｈ₁の差の符号をエラー(Error)データにより検出する場合を説明する図である。

この例では、図７の（Ｂ）の横軸の−１および＋１でのＩＳＩ量（それぞれh_-1、h₁に対応する）の差の符号を検出し、その符号を基にデータ(Data)位相の調整方向を決めている。ここでのエラー量は、図５に示したように、ＩＳＩの無い状態でのデータ(Data)振幅値を基準振幅値とし、その基準振幅値と実際のデータ(Data)振幅値の差分をエラー量とする。このエラー量は、時系列上で他シンボルから及ぼされる全てのＩＳＩ量を含んでおり、その中から特定のＩＳＩ量を取り出すために、受信データ列をフィルタする２つのＦＰを使用する。図１２に示すように、その２つのＦＰには、それぞれに“０１１”と“１１０”という異なる３ビットのパターンを適用し、その２ビット目の“１”（Ｄ４の位置）で各エラー量E₄を検出し、その差を取る。これにより、図１２の式上でのh_-1とh₁以外のＩＳＩの項がすべてキャンセルされ、h_-1とh₁の差２×(h_-1-h₁)を検出することを可能としている。この値が０以上（符号が正）であればh_-1＞h₁なので位相は遅れており、位相を早める方向に調整し、０以下（符号が負）であればh_-1＜h₁なので位相は早まっており、位相を遅らす方向に調整する。

図１３は、上記の−１ＵＩと＋１ＵＩにおけるＩＳＩ量を加算する処理を行うデータ位相検出器の回路例を示す図である。
データ位相検出器３９は、ＦＰ０検出器５１と、ＦＰ１検出器５２と、１倍の乗算器５３と、−１倍の乗算器５４と、セレクタ５５と、ＦＰ平衡器５６と、加算器５７と、ラッチ５８と、を有する。

ＦＰ０検出器５１は、受信データ(Data)列がＦＰ０のパターンにマッチしているか判定し、マッチした時にエラー(Error)量＋１または−１を出力し、マッチしない場合は０を出力する。ＦＰ０にパターンマッチした際のエラー量は(h_-1-h₁)を表している。ＦＰ１検出器５２は、受信データ(Data)列がＦＰ１のパターンにマッチしているか判定し、マッチした時にエラー(Error)量＋１または−１を出力し、マッチしない場合は０を出力する。ＦＰ１にパターンマッチした際のエラー量は(h₁-h_-1)を表している。

乗算器５３は、ＦＰ０検出器５１の出力するエラー量を１倍し、乗算器５４は、ＦＰ１検出器５２の出力するエラー量を−１倍する。ＦＰ平衡器５６は、ＦＰ０検出器５１およびＦＰ１検出器５２でのパターンマッチした場合に、セレクタ５５が乗算器５３と５４の出力を交互に選択するように制御する。したがって、ＦＰ０のパターンマッチが連続して発生しても、ＦＰ１のパターンマッチが発生しない時には、ＦＰ１のパターンマッチが発生するまで、乗算器５３の出力は無視される。

加算器５７とラッチ５８は、積分器を形成し、セレクタ５５が出力する、ＦＰ０のパターンマッチの場合のエラー量から、ＦＰ１のパターンマッチの場合のエラー量を減算した差を積分する。これにより、２×(h_-1-h₁)を検出することと等価となる。
図１３のデータ位相検出器３９は、例えば、ＤＳＰで実現される。

図１４は、２つのフィルターパターン（ＦＰ）とのパターンマッチを行うデータ位相検出器における処理を示すフローチャートである。

ステップＳ２１で、データ位相検出器３９に、対称性を検出するのに適した２つのフィルターパターン（ＦＰ）を設定する。これは、図１１のステップＳ１１と同じである。

ステップＳ２２で、データ位相検出器３９は、受信データがＦＰ０にパターンマッチ（合致）した時にエラー量の検出（算出）を行う。具体的には、データ位相検出器３９は、エラー(Error)値に基づいて、１ＵＩ前のプレカーソル(Pre-cursor)ＩＳＩ(h_-1)と１ＵＩ後のポストカーソル(Post-cursor)ＩＳＩ(h₁)の差を検出する。

ステップＳ２３で、データ位相検出器３９は、差(h_-1- h₁)が正であるか判定し、正であればステップＳ２４に進み、正でなければステップＳ２５に進む。

ステップＳ２４で、データ位相検出器３９は位相を進めるデータ位相を出力し、これに応じて、位相シフタ３５は、データ位相をΔｔ早める。

ステップＳ２５で、データ位相検出器３９は位相を遅らせるデータ位相を出力し、これに応じて、位相シフタ３５は、データ位相をΔｔ遅らせる。

ステップＳ２６で、データ位相検出器３９は、受信データがＦＰ１にパターンマッチ（合致）した時にエラー量の検出（算出）を行う。具体的には、データ位相検出器３９は、エラー(Error)値に基づいて、１ＵＩ前のプレカーソル(Pre-cursor)ＩＳＩ(h_-1)と１ＵＩ後のポストカーソル(Post-cursor)ＩＳＩ(h₁)の差を検出する。

ステップＳ２７で、データ位相検出器３９は、差(h_-1- h₁)が正であるか判定し、正であればステップＳ８４に進み、正でなければステップＳ２９に進む。

ステップＳ２８で、データ位相検出器３９は位相を進めるデータ位相を出力し、これに応じて、位相シフタ３５は、データ位相をΔｔ早める。

ステップＳ２９で、データ位相検出器３９は位相を遅らせるデータ位相を出力し、これに応じて、位相シフタ３５は、データ位相をΔｔ遅らせる。

図１５は、実施形態の受信回路におけるバウンダリィ(Boundary)位相、データ(Data)位相、および受信データの収束過程のシミュレーション結果を示す図である。

図１５において、実線はバウンダリィ(Boundary)位相を、破線はデータ(Data)位相を、斜線の範囲は受信データ(Data)の振幅を示す。このケースでは、データ(Data)位相が、３０°（このシミュレーションでは、１８０°＝１ＵＩなので、３０°＝０．１７ＵＩ）付近に収束していることが分かる。

図１５に示すように、データ信号を受信する際に、データ(Data)位相が収束するまでは正しくデータを受信できないため、データ位相が収束するまでの一定時間は、トレーニング期間として取り込んだデータを無効とする。そして、トレーニング期間終了後、受信データを有効とする。このとき、トレーニング期間前後でのデータ(Data)位相検出器の動作に違いは無く、トレーニング期間後も常時データ位相を調整し続ける。これにより、環境条件（温度・電源電圧など）が変化して最適なデータ位相が変わった場合でも、速やかに最適なデータ位相へと収束することが可能である。

図１６は、最終製造工程における調整動作の作業工数および伝送品質（帯域）を、実施形態の受信回路、図２および図６の受信回路について、比較した表である。

実施形態の受信回路および図２の受信回路は、調整動作を行わず、動作確認のみでよいので、作業工数は少ない。これに対して、図６の受信回路は、前述のように、データ(Data)位相を、バウンダリィ位相から０ＵＩ〜０．５ＵＩの間で手動にてスイープし、伝送状態が最も良くなるポイントをマニュアル処理で決定する。この設定には、測定などにより実際の製品などで手動調整の後にマニュアル設定する必要があり、工数増加につながる。ここでは、この作業工数を、動作確認のみの場合に比べて２０倍程度と見積もった。

また、図２の受信回路は、バウンダリィ(Boundary)データの検出に、ＤＦＥ処理を行った受信データ信号を使用するため、ＬＥ３１の負荷容量が１．６倍となる。このため、帯域が制限され、実施形態および図６の受信回路のように、ＤＦＥ処理を行わない受信データ信号についてバウンダリィ(Boundary)データを検出する場合に比べて、帯域は６０％程度に低下する。このように、実施形態の受信回路は、作業工数（製造コスト）および伝送品質の両方で良好な特性を有するといえる。

以上、実施形態の受信回路について説明したが、各種の変形例が可能であるのは言うまでもない。例えば、実施形態では２つのフィルターパターンを“１１０”と“０１１”としたが、“００１”と“１００”とすることも、５ビット以上のパターンとすることも可能である。

実施形態によれば、バウンダリィ(Boundary)データにＤＦＥを適用することなく、データ位相を自動検出することが可能となる。ＳＥＲＤＥＳでは、ＬＥやＤＦＥなどの等化器の係数を自動調整するため、プレカーソル(Pre-cursor)ＩＳＩ量、ポストカーソル(Post-cursor)ＩＳＩ量の観測回路を搭載している場合が多い。通常、それらの観測回路は、ＩＳＩ量つまり電圧方向の情報を捉え、それらをキャンセルするため電圧方向にフィードバックをかけており、位相量つまり時間方向へのオフセットにはフィードバックしていない。実施形態の受信回路は、その機能を流用しており、ハードウェアの追加も小規模で実現される。その上で、実施形態では、データ位相を自動調整するため、製造工程での手動調整にかかる時間を省けることによる製品出荷までの工数削減、およびプロセスばらつきによる個体差を吸収することによる伝送品質の改善が期待できる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

２０ 受信装置
２１ 等化器
２２ デマルチプレクサ（ＤＥＭＵＸ）
２３ 受信データ処理部
３１ ＬＥ
３３ デマルチプレクサ（ＤＥＭＵＸ）
３４ バウンダリィ(Boundary)位相検出器
３５ 位相シフタ
３６ 適応ロジック回路
３７ ＤＦＥ
３８ サンプル回路(Sampler)
３９ データ(data)位相検出器

Claims (9)

1. クロックに同期して取り込んだ受信データ信号を判定帰還型等化処理し、等化処理済受信データおよび誤差データを出力する判定帰還型等化器と、
   前記受信データ信号のバウンダリィデータを取り込むサンプル回路と、
   前記等化処理済受信データおよび前記バウンダリィデータから、バウンダリィ位相を検出するクロックデータリカバリィ回路と、
   前記等化処理済受信データおよび前記誤差データから、対象ビットの１ＵＩ前と１ＵＩ後の信号極性が反転した２つの異なるフィルターパターンについての前記対象ビットの１ＵＩ前の符号間干渉量と前記対象ビットの１ＵＩ後の符号間干渉量を検出し、前記１ＵＩ前の符号間干渉量と前記１ＵＩ後の符号間干渉量の差分からデータ位相を検出するデータ位相検出回路と、
   前記バウンダリィ位相および前記データ位相から前記クロックを生成し、前記判定帰還型等化器に出力する位相シフタと、を有することを特徴とする受信回路。
2. データ位相検出回路は、各フィルターパターンについての前記１ＵＩ前の符号間干渉量と前記１ＵＩ後の符号間干渉量の差分を、前記２つのフィルターパターンが同回数になるように累積し、累積した２つの前記差分の差がゼロとなるように前記データ位相を決定する請求項１に記載の受信回路。
3. データ位相検出回路は、前記累積した２つの前記差分の差がゼロとなる方向に対応する前記クロックの位相変化方向を、前記データ位相として検出し、
   前記位相シフタは、生成する前記クロックの位相を、前記データ位相が示す前記位相変化方向が変化するまで変化させて収束させる請求項２に記載の受信回路。
4. 前記クロックの位相が収束した後、前記等化処理済受信データを有効にする実動作モードを開始する請求項２に記載の受信回路。
5. 前記データ位相検出回路および前記位相シフタは、前記実動作モードでも動作を継続する請求項４に記載の受信回路。
6. 前記２つのフィルターパターンは、データ値が、「０１１」と「１１０」または「００１」と「１００」である請求項１から５のいずれか１項に記載の受信回路。
7. 前記受信データ信号を線形等化処理し、前記線形等化処理した前記受信データ信号を前記判定帰還型等化器および前記サンプル回路に出力する線形等化器と、
   前記判定帰還型等化器の出力するシリアルデータである前記等化処理済受信データおよび前記誤差データ、および前記サンプル回路の出力する前記バウンダリィデータをパラレルデータに変換するデマルチプレクサと、
   前記デマルチプレクサの出力するパラレルデータに変換された前記等化処理済受信データ、前記誤差データおよび前記バウンダリィデータから、前記線形等化処理のためのＬＥ係数および前記判定帰還型等化処理のためのＤＦＥ係数を検出する適応ロジック回路と、を有し、
   前記クロックデータリカバリィ回路は、前記デマルチプレクサの出力するパラレルデータである前記等化処理済受信データおよび前記バウンダリィデータから前記バウンダリィ位相を検出し、
   前記データ位相検出回路は、前記デマルチプレクサの出力するパラレルデータである前記等化処理済受信データおよび前記誤差データから前記データ位相を検出する、請求項１から６のいずれか１項に記載の受信回路。
8. 受信データ信号を等化処理する等化器と、
   前記等化器の出力するシリアルデータをパラレルデータに変換するデマルチプレクサと、
   前記デマルチプレクサの出力するパラレルデータを受信データとして処理する受信データ処理回路と、を有し、
   前記等化器は、
   クロックに同期して取り込んだ受信データ信号を判定帰還型等化処理し、等化処理済受信データおよび誤差データを出力する判定帰還型等化器と、
   前記受信データ信号のバウンダリィデータを取り込むサンプル回路と、
   前記デマルチプレクサによりパラレルデータに変換された前記等化処理済受信データおよび前記バウンダリィデータから、バウンダリィ位相を検出するクロックデータリカバリィ回路と、
   前記デマルチプレクサによりパラレルデータに変換された前記等化処理済受信データおよび前記誤差データから、対象ビットの１ＵＩ前と１ＵＩ後の信号極性が反転した２つの異なるフィルターパターンについての前記対象ビットの１ＵＩ前の符号間干渉量と前記対象ビットの１ＵＩ後の符号間干渉量を検出し、前記１ＵＩ前の符号間干渉量と前記１ＵＩ後の符号間干渉量の差分からデータ位相を検出するデータ位相検出回路と、
   前記バウンダリィ位相および前記データ位相から前記クロックを生成し、前記判定帰還型等化器に出力する位相シフタと、を有することを特徴とする受信装置。
9. クロックに同期して受信データ信号を取り込み、取り込んだ前記受信データ信号を判定帰還型等化処理して等化処理済受信データおよび誤差データを生成し、
   前記受信データ信号のバウンダリィデータを取り込み、
   前記等化処理済受信データおよび前記バウンダリィデータから、バウンダリィ位相を検出し、
   前記等化処理済受信データおよび前記誤差データから、対象ビットの１ＵＩ前と１ＵＩ後の信号極性が反転した２つの異なるフィルターパターンについての前記対象ビットの１ＵＩ前の符号間干渉量と前記対象ビットの１ＵＩ後の符号間干渉量を検出し、前記１ＵＩ前の符号間干渉量と前記１ＵＩ後の符号間干渉量の差分からデータ位相を検出し、
   前記バウンダリィ位相および前記データ位相から前記クロックを生成する、ことを特徴とする受信方法。

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