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Die
vorliegende Erfindung bezieht sich auf einen elektronischen Schaltkreis
gemäß dem Oberbegriff
des Patentanspruchs 1.
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In
jüngster
Zeit wurde die Datenspeicher- und lesetechnik schnell und stark
verbessert, um sehr schnelle Speichervorrichtungen hoher Kapazität zu erzeugen,
wie etwa Festplattenlaufwerke, die weithin als Hilfsspeicher für Computersysteme
verwendet werden.
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In
den magnetischen Plattenlaufwerken stellt der Schreib/Lesekanal
Datenimpulse aus von einem mit den Köpfen verbundenen Vorverstärker übertragenen
Lesesignalen fest und dekodiert sie, um sie an den DDC (Plattendatenkontroller,
disk data controller) anzulegen, und dekodiert umgekehrt Schreibdaten
von dem DDC, um sie an den Vorverstärker anzulegen. Wenn Daten
eingelesen werden, verstärkt der
Vorverstärker
mittels der Köpfe
von den Platten (dem Aufzeichnungsmedium) aufgenommene Signale,
um sie an den Schreib/Lese-Kanal-Schaltkreis anzulegen, und beim
Aufzeichnen von Daten wählt
er in Antwort auf die Anweisung des DDC einen Kopf aus, um die von
dem Schreib/Lese-Kanal-Schaltkreis erhaltenen, kodierten Schreibdaten
auf der entsprechenden Platte aufzuzeichnen.
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Der
Schreib/Lese-Kanal-Schaltkreis steuert seine internen Schaltkreise
unter der Steuerung einer zentralen Verarbeitungseinheit (CPU) durch
eine interne, eingebaute, serielle Schnittstelle. Verschiedene Zustände der
internen Schaltkreisblöcke
des Schreib/Lese-Kanal-Schaltkreises werden über die serielle Schnittstelle
zur CPU übertragen.
Die obige, serielle Schnittstelle ist nämlich eine bidirektionale Schnittstelle,
die eine Schnittstelle zwischen dem Schreib/Lese-Kanal-Schaltkreis
und der CPU bildet.
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Zum
Beispiel umfaßt
der Schreib/Lese-Kanal-Schaltkreis einen Kodierer/Dekodierer (ENDEC, Encoder/DECoder),
der Aufzeichnungsdaten dekodiert und synchrone Lesedaten kodiert,
einen Impuls- und Servodetektor, der die Amplitude eines Signalimpulses
detektiert, um Posidonsfehlersignale zu erzeugen, und die Spitzenwerte
der Am plituden der vorverstärkten
Signale detektiert, und einen Datenseparator, der Lesedaten, die
mit speziellen Taktraten synchronisiert sind, von Datenimpulsen
trennt, die von dem Impuls- und Servodetektor erzeugt wurden, und
umfaßt
außerdem
einen automatischen Verstärkungssteuerungsschaltkreis
(AGC, automatic gain control), ein programmierbares Filter, einen
Hysteresequalifizierer usw. Jeder der internen Schaltkreise besitzt
entsprechende Register zum Speichern von Informationen, die zur
Betriebssteuerung des entsprechenden Schaltkreises verwendet werden.
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Die
eingebaute, serielle Schnittstelle in dem Schreib/Lese-Kanal-Schaltkreis
besitzt eine Anzahl von n seriellen Schnittstellenregistern (hiernach
als "Zustandssteuerungsregister" bezeichnet). Zum
Beispiel sind die n Zustandssteuerungsregister die entsprechenden
Register zum Einstellen des Zustands niedriger Spannung, des Datenmodus-Trennzustands,
des Servomodus-Trennzustands, des Filterboost-Zustands, des Datenschwellwerts,
des Servoschwellwerts, des Daten-Wiederspeicherzustands, des AGC-Pegels, usw. Jedes
dieser Register besitzt einen speziellen Steuerungswert zum Einstellen
der entsprechenden Funktionen.
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Die
CPU legt die seriellen Schnittstellen-Steuerungsdaten, wie also
SDEN, SDATE und SLCK, an die obige, serielle Schnittstelle an, wobei SDEN
ein Datenübertragungs-Freigabesignal,
SDATA die seriellen Daten der CPU und SCLK ein serielles Taktsignal
sind. SDATA umfassen die Adresse zur Auswahl des speziellen Zustands steuerungsregisters
der seriellen Schnittstelle und die Daten zum Lesen (oder Schreiben)
des Steuerungszustands des durch die obige Adresse ausgewählten Registers. Die
Adresse der seriellen Daten umfaßt die Schreib/Lese-Auswahlbits
zur Steuerung der Datenschreib- und/oder Datenleseauswahl.
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Wenn
das serielle Schnittstellen-Steuerungssignal angelegt wird, greift
die CPU entsprechend der Adresse in den seriellen Daten SDATA auf das
Zustandssteuerungsregister zu und liest (oder schreibt) den Steuerungszustand
aus dem (bzw. in das) Register, auf das entsprechend den Daten in SDATA
zugegriffen wird. Die Schreib- oder Leseauswahl wird entsprechend
dem binärlogischen
Zustand des Schreib/Lese-Auswahlbits in der Adresse durchgeführt. Wenn
der Steuerungszustand Schreiben ist, lädt die serielle Schnittstelle
den obigen Steuerungszustand in den entsprechenden Schaltkreis des Schreib/Lese-Kanal-Schaltkreises.
Wenn der Steuerungszustand Lesen ist, lädt die serielle Schnittstelle den
augenblicklichen Steuerungszustand des Zustandssteuerungsregisters,
auf das zugegriffen wird, in die seriellen Daten SDATA, um sie zur
CPU zu übertragen.
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Da
der Schreib/Lese-Kanal-Schaltkreis auf einem einzigen Chip angeordnet
ist, der von den Herstellern speziell entworfen ist, ist es klar,
daß die
Bitzahl der seriellen Schnittstellen zwischen dem Schreib/Lese-Kanal-Schaltkreis
und der CPU je nach Hersteller unterschiedlich ist. Die Bitzahl
der seriellen Schnittstelle beträgt
zum Beispiel 16 Bits, 18 Bits oder 8 Bits, was bedeutet, daß eine Vielzahl
von Schnittstellen verwendet wird. 3 zeigt
das serielle Schnittstellen-Steuerungssignal im Falle einer seriellen
Schnittstelle von 16 Bits.
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Um
eine serielle Schnittstelle zwischen einem herkömmlichen Schreib/Lese-Kanal-Schaltkreis verschiedener
Standards und einer herkömmlichen CPU
zu bilden, müssen
die entsprechenden Steuerungsformen der CPU oder des DSP (digitalen
Signalprozessors) modifiziert werden, damit sie an die Bitzahl der
seriellen Schnittstelle des Schreib/Lese-Kanal-Schaltkreises angepaßt werden.
Um einen solchen Umstand zu vermeiden, ist es wünschenswert, einen seriellen
Schnittstellenschaltkreis zu schaffen, der sich an Schreib/Lese-Kanal-Schaltkreise
verschiedener Standards anpaßt.
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Zum
Beispiel ist ein serieller Schnittstellenschaltkreis, der adaptiv
die serielle Schnittstelle von Schreib/Lese-Kanal-Schaltkreisen
verschiedener Standards unterstützt,
in der koreanischen Patenanmeldung Nr. 96-41480 unter dem Titel "serieller Schnittstellenschaltkreis" offengelegt.
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Auch
wenn der obige, serielle Schnittstellenschaltkreis, der in der koreanischen
Patentanmeldung Nr. 96-41480 offengelegt ist, adaptiv die serielle Schnittstelle
von Schreib/Lese-Kanal-Schaltkreisen verschiedener Standards unterstützt, kann
die CPU nicht auf das serielle Schnittstellenregister zugreifen und
seinen Inhalt lesen. Mit anderer Worten legt die CPU an die Zustandssteuerungsregister
die seriellen Schnittstellen-Steuerungssignale,
die adaptiv für
verschiedene Bitzahlen sind, mittels des neu erfundenen, seriellen
Schnittstellenschaltkreises an, kann aber nicht den Steuerungszustand
lesen, der in dem Zustandssteuerungsregister eingestellt ist. Insbesondere
kann eine CPU mit Testmodus, in dem verschiedene Informationen des
Schreib/Lese-Kanal-Schaltkreises
in die spezielle serielle Schnittstelle geladen werden, nicht auf
die obige, serielle Schnittstelle zugreifen.
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US 5,424,881 A betrifft
eine Vorrichtung, die zum Arbeiten mit einem analogen integrierten
Begleitschaltkreis und einer Plattensteuerung konzipiert ist, um
ein magnetisches Hochdichte-Plattenlaufwerk zu bilden. Die Vorrichtung
umfasst eine serielle Schnittstelle, die ein serielles Datensignal,
ein serielles Taktsignal und ein serielles Freigabesignal bereitstellt,
sowie einen Steuerungsschaltkreis, der mit allen Blöcken der
Vorrichtung verbunden ist. Zum Schreiben von Information auf ein
Speichermedium werden NRZ-Eingabedaten über eine
nutzerwählbare
serielle Linie einem lauflängenlimitierten
Codierer in der Vorrichtung bereitgestellt. Der lauflängenlimitierte
Codierer stellt das gewünschte,
vor dem Verschlüsseln
randomisierte oder nicht randomisierte, lauflängenlimitierte Verschlüsseln bereit
wobei die verschlüsselten
Daten einem ersten Multiplexer bereitgestellt werden. Wenn auf das
Speichermedium geschrieben wird, wird das serielle Freigabesignal nicht
gesetzt, so dass der erste und ein zweiter Multiplexer dem integrierten
Begleitschaltkreis die verschlüsselten
Datenbits 1 und 0 zum Schreiben derselben auf das Speichermedium
bereitstellt. Wenn nicht geschrieben wird, kann das serielle Freigabesignal
gesetzt sein, und zur gleichen Zeit werden der erste und zweite
Multiplexer geschaltet, so dass synchron mit dem zugehörigen seriellen
Taktsignal die serielle Steuerungsadresse und Daten als Ausgabesignale
der beiden Multiplexer auf der seriellen Datenlinie an den integrierten
Begleitschaltkreis übertragen
werden können.
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US 5,434,717 beschreibt
einen integrierten Lese- und/oder Schreibschaltkreischip, der in
einem magnetischen Festplattenlaufwerk verwendet werden kann. Ein
Auslesesignal von einem MR-Kopf wird in einen Leseverstärker eingegeben,
um darin verstärkt
zu werden. Wenn einer aus einer Vielzahl von MR-Köpfen ausgewählt wird,
wird der Leseverstärker,
der dem einen auszuwählenden
MR-Kopf entspricht, angeschaltet. Somit wird die Auswahl eines Kopfs
durch eine Steuerung des An- und Ausschaltens des Leseverstärkers, der
dem Kopf entspricht, getroffen. Ein Nachverstärker setzt sich zusammen aus
Lastwi derständen,
die mit den Kollektoren von Differenzialverstärkern verbunden sind, Emitterwiderständen, einem
Transistor, der als Leistungsschalter zum Steuern der Bereitstellung
einer Betriebsspannung an dem Verbindungspunkt der Lastwiderstände agiert,
und einem Konstantstromtransistor, der als ein erstes Konstantstromelement
zum Zuführen
eines Betriebsstroms an die Emitter der Differenzialtransistoren
die gemeinhin über
die Emitterwiderstände
verbunden sind agiert. Ein Taktabgleichsschaltkreis, der als Betriebstaktabgleichsschaltkreis agiert,
schaltet den Schalttransistor und die Konstantstromtransistoren
aus, wenn der zugehörige
integrierte Lese- und/oder Schreibschaltkreis in einem nicht ausgewählten Zustand
ist, so dass er an den Ausgabeklemmen einen Hochimpedanzzustand
darstellt.
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Es
ist die Aufgabe der vorliegenden Erfindung, einen seriellen Schreibschnittstellenschaltkreis,
der an einen Lese-/Schreibkanalschaltkreis angeschlossen ist, basierend
auf dem gegenwärtigen Steuerungszustand
und/oder gegenwärtigen
Arbeitszustand des Lese-/Schreibkanalschaltkreises zu steuern.
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Diese
Aufgabe wird durch den in dem Patentanspruch 1 beanspruchten Gegenstand
gelöst.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand
der Unteransprüche.
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Die
vorliegende Erfindung wird im folgenden genauer unter Bezugnahme
auf die als Beispiele beigefügten
Zeichnungen beschrieben.
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1 ist
ein Blockdiagramm, das einen seriellen Schnittstellen-Wiedereinlese-Laufwerks-Schaltkreis
nach einem Ausführungsbeispiel der
vorliegenden Erfindung zeigt.
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2 ist
ein Zeitablaufdiagramm, das Zeitablaufdiagramme entsprechend einem
Ausführungsbeispiel
der vorliegenden Erfindung zeigt.
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3 ist
ein Übertragungsformatdiagramm einer
herkömmlichen,
seriellen Schnittstelle.
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4 ist
ein Blockdiagramm eines herkömmlichen
Festplattenlaufwerks.
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Für ein besseres
Verständnis
des seriellen Schnittstellenschaltkreises nach einem Ausführungsbeispiel
der vorliegenden Erfindung, wird zunächst der Aufbau des herkömmlichen
Festplattenlaufwerks unter Bezugnahme auf 4 beschrieben.
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Wie
in 4 gezeigt, werden Platten 110 von einem
Spindelmotor 134 rotiert. Köpfe 112 sind jeweils
auf entsprechenden Trägerarmen
montiert, die sich von einer Eförmigen
Anordnung 114 aus erstrecken, die mit einem rotierenden
Schwingspulenstellglied 130 verbunden ist, und jeder Kopf
ist über einer
entsprechenden Plattenoberfläche
der Platten 110 angeordnet. Beim Lesen verstärkt der
Vorverstärker 116 die
von einem der Köpfe 112 aufgenommenen
Signale, um das analoge Lesesignal an den Schreib/Lese-Kanal-Schaltkreis
anzulegen, und beim Schreiben schreibt der Vorverstärker 116 die kodierten,
von dem Schreib/Lese-Kanal-Schaltkreis erhaltenen Schreibdaten über den
entsprechenden Kopf 112 auf die Platte 110. Der
Schreib/Lese-Kanal-Schaltkreis detektiert und dekodiert die Datenimpulse
aus den von dem Vorverstärker 116 angelegten Lesesignalen,
um sie zum Plattendatenkontroller (DDC) 120 zu übertragen,
und dekodiert umgekehrt die von dem DDC 120 erhaltenen
Schreibdaten, um sie an den Vorverstärker 116 anzulegen.
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Der
DDC 120 schreibt von dem Hauptcomputer erhaltene Daten über den
Schreib/Lese-Kanal-Schaltkreis und den Vorverstärker 116 auf die Platten
und liest umgekehrt Daten von den Platten, um sie zum Hauptcomputer
zu übertragen.
Weiterhin stellt der DDC 120 eine bidirektionale Kommunikationsschnittstelle
zwischen dem Hauptcomputer und einem Mikrokontroller 124 dar.
Ein Puffer-RAM 122 speichert zeitweilig zwischen dem Hauptcomputer und
sowohl dem Mikrokontroller 124 als auch dem Schreib/Lese-Kanal-Schaltkreis 118 übertragene
Daten. Der Mikrokontroller 124 steuert die Spursuch- und
verfolgungsvorgänge
in Abhängigkeit
von den Schreib- oder Leseanweisungen, die von dem Hauptcomputer
empfangen werden. Ein Speicher 126 speichert Ausführungsprogramme
und verschiedene Einstellungswerte des Mikrokontrollers 124.
Ein Servoantrieb 128 erzeugt einen Treiberstrom zum Antrieb des
Stellglieds 130 in Abhängigkeit
von dem Positionssteuerungssignal der Köpfe 112, das von dem Mikrokontroller 124 angelegt
wird, um diesen Strom an die Schwingspule des Stellglieds 130 anzulegen. Das
Stellglied 130 bewegt die Köpfe 112 in Abhängigkeit
von der Richtung und dem Betrag des an den Servoantrieb 128 angelegten
Treiberstroms über
die Platten. Ein Spindelmotorantrieb 132 treibt den Spindelmotor 134 zum
Rotieren der Platten 110 an.
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Wie
in 1 gezeigt, ist ein serieller Schreib-Schnittstellenschaltkreis 4 ein
Schaltkreis, der in der Lage ist, eine Schnittstelle zwischen der zentralen
Verarbeitungseinheit und den Schreib/Lese-Kanal-Schaltkreisen verschiedener
Standarsds zu bilden, und der in der zuvor erwähnten koreanischen Patentanmeldung
Nr. 96-41480 offengelegt ist. Der obige, serielle Schreib-Schnittstellenschaltkreis 4 gibt
serielle Daten, serielle Datenfreigabesignale und serielle Taktsignale
aus, um verschiedene Zustandssteuerungen freizugeben, um sie an
den Schreib/Lese-Kanal-Schaltkreis 6 eines bestimmten Standards
unter der Steuerung der CPU 2 anzulegen. Die seriellen
Daten, die seriellen Datenfreigabesignale und die seriellen Taktsignale
werden an die serielle Schnittstelle des Schreib/Lese-Kanal-Schaltkreises 6 angelegt,
um die Zustandssteuerungsregister innerhalb der seriellen Schnittstelle
zu steuern.
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Hiernach
werden die seriellen Daten als Steuerungsregisterdaten (CRD), das
serielle Taktsignal als Steuerungsregistertaktsignal (CRC) und das serielle
Datenfreigabesignal als Steuerungsregisterfreigabesignal (CRE) bezeichnet.
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Im
folgenden wird ein Ausführungsbeispiel der
vorliegenden Erfindung beschrieben. Der Schnittstellen-Bitstandard
des Schreib/Lese-Kanal-Schaltkreises 6 beträgt 16 Bit.
Das Steuerungsregisterfreigabesignal (CRE), das Steuerungsregistertaktsignal (CRC)
und die Steuerungsregisterdaten (CRD), die von dem seriellen Schreib-Schnittstellenschaltkreis 4 ausgegeben
werden, sind in 2 gezeigt. Die Steuerungsregisterdaten
(CRD) bestehen aus 16 Bits, wobei das erste Bit R/W als Schreib/Lese-Auswahlbit dienen soll
und die nächsten
sieben Bits A0–A6
als Adreßbits
dienen sollen und die letzten acht Bits D0–D7 für die Daten dienen sollen.
Die Adreßbits A0–A6 stellen
ein Signal zur Auswahl des spezifischen Zustandssteuerungsregisters
der seriellen Schnittstelle innerhalb des Schreib/Lese-Kanal-Schaltkreises 6 des
16-Bittyps dar, und die Datenbits D0–D7 stellen eine Information
zum Lesen (oder Schreiben) des Steuerungszustands des von den obigen
Adreßbits
A0–A6
ausgewählten
Zustandssteuerungsregisters dar. Das obige Schreib/Lese-Auswahlbit
R/W ist ein Bit für die Schreib-
oder Leseauswahlsteuerung. Übrigens
entsprechen die Steuerungsregisterdaten (CRD) den ansteigenden Flanken
des Steuerungsregistertaktsignals (CRC).
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Der
serielle Schreib-Schnittstellenschaltkreis 4 überträgt die Steuerungsregisterdaten
(CRD), das Steuerungsregistertaktsignal (CRC) und das Steuerungsregisterfreigabesignal
(CRE) unter der Steuerung der CPU 2 zum Schreib/Lese-Kanal-Schaltkreis 6.
Um verschiedene Zustände
der Zustandsregisters des Schreib/Lese-Kanal-Schaltkreises 6 entsprechend
der vorliegenden Erfindung wiedereinlesen zu können, wird das Schreib/Lese-Auswahlbit
R/W der obigen Steuerungsregisterdaten
(CRD) auf logisch 'hoch' gesetzt.
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Danach
lädt die
CPU 2 den Lesezeitpunktswert "8" in
das Register A 8. Der durch den Wert "8" eingestellte
Zeitpunktswert entspricht der Datenbitzahl der aus 16 Bits bestehenden
Steuerungsregisterdaten (CRD). Der eingestellte Zeitpunktswert "8" des Registers A 8 wird an
den Eingangsanschluß A eines
Komparators 12 angelegt. Übrigens wird das Steuerungsregistertaktsignal
(CRC) an den Taktanschluß CK
eines Zählers 10 angelegt.
Folglich zählt der
Zähler 10 das
Steuerungsregistertaktsignal (CRC) und legt den gezählten Wert
an den Eingangsanschluß B
des Komparators 12 an. Der Komparator 12 gibt,
wie in 2 gezeigt, ein Signal EQ aus, wenn der gezählte Wert
gleich dem obigen, eingestellten Zeitpunktswert, also gleich "8", ist. Das Signal EQ wird über Flip-Flops 14, 16, 18,
die in Abhängigkeit
von dem Taktsignal CLK arbeiten, an den Taktanschluß CK eines
D-Flip-Flops 20 angelegt. Wie in 2 gezeigt,
ist der Ausgang des D-Flip-Flops 14 DQ1, und der Ausgang
des D-Flip-Flops 18 ist DQ2.
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Der
Eingangsanschluß des
D-Flip-Flops 20 ist mit einer Pull-up-Quelle VDD verbunden
und bringt das Ausgangssignal DQ3 während der ansteigenden Flanke
des Signals DQ2, das an den Taktanschluß CK angelegt wird, auf den
logisch "hohen" Zustand und gibt
das obige Ausgangssignal DQ3 im logisch "niedrigen" Zustand aus, wäh rend ein Sperrsignal des Steuerungsregisterfreigabesignals
(CRE) von dem seriellen Schreib-Schnittstellenschaltkreis übertragen
wird. Das Ausgangssignal DQ3 des D-Flip-Flops 20 wird, wie in 2 gezeigt,
an einen Eingang eines UND-Gatters 22 angelegt, wie in 1 gezeigt.
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Das
Schreib/Lese-Auswahlsignal R/W, das von der CPU 2 übertragen
wird, wird im logisch "hohen" Zustand an den anderen
Eingang des UND-Gatters 22 angelegt. Folglich führt das UND-Gatter 22 eine
logische Verbindung des Ausgangssignals DQ3 des D-Flip-Flops 20 mit
dem Schreib/Lese-Auswahlsignal R/W durch, um ein Ausgangssignal
AN1 zu erzeugen, das an einen Puffer 24 angelegt wird.
Daher ist der Puffer gesperrt, während
sich AN1 im logisch "hohen" Zustand befindet.
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Wie
in 2 gezeigt, entspricht das Intervall, während dessen
sich das Ausgangssignal AN1 des UND-Gatters 22 im logisch "hohen" Zustand befindet, dem
Datenintervall D0–D7
der Steuerungsregisterdaten (CRD), die am Schreib/Lese-Kanal-Schaltkreis 6 anliegen.
Während
dieses Intervalls werden, da der Puffer 24 gesperrt ist,
die Daten D0–D7
nicht zum Schreib/Lese-Kanal-Schaltkreis 6 übertragen,
während
nur das Schreib/Lese-Auswahlbit R/W der
CRD und die Adresse A0–A6
zum Schreib/Lese-Kanal-Schaltkreis 6 übertragen werden. Dieses Intervall ist
nämlich
das Freigabeintervall zum Wiedereinlesen der Daten des speziellen
Steuerungsregisters innerhalb des Schreib/Lese-Kanal-Schaltkreises 6.
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Die
serielle Schnittstelle des Schreib/Lese-Kanal-Schaltkreises 6 greift
entsprechend dem Schreib/Lese-Auswahlbit R/W und der Adresse A0–A6 der Steuerungsregisterdaten
(CRD), die von dem seriellen SchreibSchnittstellenschaltkreis 4 übertragen
werden, auf das Zustandssteuerungsregister der entsprechenden Adresse
zu und liest Daten aus dem obigen Zustandssteuerungsregister, um sie
an den CRD-Anschluß des
Schreib/Lese-Kanal-Schaltkreises auszugeben. Die an den CRD-Anschluß übertragenen
Ausgabedaten sind die seriellen Wiedereinlesedaten (RBD), die über einen
Puffer 28 an einem Seriell/Parallel-Wandler 30 anliegen. Übrigens
wird das Ausgangssignal DQ3 des D-Flip-Flops 20 in einem
UND-Gatter 32 logisch mit dem Steuerungsregistertaktsignal
(CRC) verbunden. Das Ausgangssignal des UND-Gatters 32,
das in 2 als AN2-Signal
gezeigt ist, legt während
des Lesefreigabeintervalls die Taktsignale an den Seriell/Parallel-Wandler 30 an.
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Der
obige Seriell/Parallel-Wandler 30 besteht aus acht D-Flip-Flops
D1–D8,
und eine Verschiebung wird unter Synchronisation durch das Taktsignal
AN2, das von dem UND-Gatter 32 übertragen wird, durchgeführt, wodurch
die obigen, seriellen, Wiedereinlesedaten (RBD) in parallele Wiedereinlesedaten
D(7:0) umgewandelt werden, die zu einem Register B ausgegeben werden.
Die obigen, parallelen Wiedereinlesedaten D(7:0), die zeitweilig
in einem Register B 34 gespeichert werden, werden von der
CPU 2 gelesen.
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Wie
in 1 gezeigt, verbindet ein UND-Gatter 26 logisch
ein Spannungs-Resetsignal PORB und das Steuerungsregisterfreigabesignal (CRE),
um das Ergebnis an den Resetanschluß R des
Zählers 10 und
des D-Flip-Flops 20 anzulegen, wodurch das obige Spannungs-Resetsignal
PORB in einem logisch "niedrigen" Zustand angelegt
wird, wenn die Spannung ausgeschaltet ist. Daher werden der Zähler 10 und
das D-Flip-Flop 20 durch
das Spannungs-Resetsignal PORB oder das Steuerungsregisterfreigabesignal
(CRE) initialisiert. Weiterhin wird das Spannungs-Resetsignal PORB
auch an die Resetanschlüsse R der D-Flip-Flops 14, 16, 18 angelegt.
Ein UND-Gatter 36 verbindet das Spannungs-Resetsignal PORB
logisch mit dem Steuerungsregisterfreigabesignal (CRE), um das Ergebnis an
die Resetanschlüsse R der D-Flip-Flops D1–D8 des
Seriell/Parallel-Wandlers 30 anzulegen. Foglich wird der
obige Seriell/Parallel-Wandler 30 durch das Spannungs-Resetsignal
PORB oder das Steuerungsregisterfreigabesignal (CRE) initialisiert.