CN1050918C - 控制数据传送的接口电路 - Google Patents

Abstract

提供一种不管主机是先于数据传送还是后于数据传送读取状态时，都能利用相同硬件正确执行数据传送，而不需要浪费的等待时间的接口电路。接口电路包括中断装置(60)，方式检测装置(62)，以及中断使能装置(64)。

Description

控制数据传送的接口电路

本发明涉及用于控制数据传送的接口电路，尤其涉及一种利用从外围设备到主机的中断来执行诸如硬盘驱动器(HDD)的外围设备与主机之间的数据传送的接口电路。

在个人计算机系统中，AT接口广泛应用于将主机与其外设进行连接。HDD是一种典型的外设。根据外设生产厂家的观点，希望将经过AT接口与主机的通信标准化，然而某些命令允许多于一个的操作序列。例如，HDD的一个读命令是根据主机何时读取HDD的一个状态寄存器而以两个操作序列之一执行的。第一操作序列如下：

1.当数据(通常在一个扇区内)准备好向主机传送时，HDD将状态寄存器的数据请求(DRQ)位置高，与此同时向主机发送一个中断请求IRQ。

2.主机收到来自HDD的IRQ，首先读取HDD的状态寄存器(届时复位或去除IRQ。当主机读取状态寄存器时，总是复位IRQ)然后开始数据传送。

3.当完成一个扇区的数据传送时，HDD复位DRQ位。

4.以所请求的扇区数重复步骤1至3。

在上述序列中，主机在开始数据传送之前读取状态寄存器，因此，下文将该序列称为“预读”。然而，某些主机将读命令处理如下：

1.同预读的步骤1。

2.主机从HDD接收IRQ，首先开始数据传送，并继续至该扇区结束。

3.同预读的步骤3。

4.主机读取HDD的状态寄存器(IRQ因而得以复位)。

5.以所请求的扇区数重复步骤1至4。

在第二序列中，主机在完成一个扇区的数据传送之后读状态寄存器，因此，该序列在下文称为“后读”。如果主机以后读方式操作，则当在HDD中下一个扇区的数据作好传送准备之后(步骤4之后的步骤1)，主机试图读HDD的状态寄存器，以获得当前数据状态(后读的步骤4)时，将产生故障。该情形下，由先前扇区传送的状态寄存器读动作复位下一扇区的IRQ，导致异常情况，即主机继续等待下一扇区的IRQ，而HDD继续等待数据传送。事实上，这样的异常已经发生，因为扇区数据一准备好硬件就发出下一扇区的IRQ。

为避免上述异常情况，有必要在主机读状态寄存器之后才发出下一扇区的IRQ。然而，因为上述异常情况在主机为预读方式时并不产生，所以仅仅延迟IRQ的方案将产生一个问题，即当主机处于预读方式时降低数据传送性能。因而，现有技术采用了一种方法，其中根据主机是处于预读方式还是处于后读方式设置一个开关，在后读情形下，在读状态寄存器之后立即再发送IRQ而不延迟。这样，即使在后读方式下，也未降低性能。然而，在现代主机中，存在许多种情形，其中是预读还是后读是根据操作系统(OS)而采用的(例如，在OS/2和传统DOS中分别使用预读和后读方式)，因而，开关必须在每次改变方式时设置。

另一种方法是使用微代码以完全控制IRQ。根据该方法，因为IRQ总是在后发出，所以预读和后读方式都正常工作，但其性能不如硬件控制的性能。

为解决上述问题，日本专利申请No.3-337995(本受让人的在先申请)公开了一种接口电路，其自动检测主机是处于预读方式还是处于后读方式。该接口电路包括一个方式检测电路，用于根据来自HDD控制器的数据请求信号DRQ以及要传输至主机的中断请求信号IRQ的状态自动检测主机状态，一个延迟电路，用于当主机处于后读方式时将DRQ延迟一定量的时间，以及一个中断请求产生电路，用于产生一个到主机的IRQ信号以响应延迟电路的输出(受控DRQ)。当方式检测电路检测到主机处于预读方式时，延迟电路不工作，并且不经延迟便向中断请求产生电路提供DRQ，作为受控DRQ。

当使用上述接口电路时，与利用开关的改变和微代码的控制的常规方法相比，性能得以改进。然而存在一个问题，即当主机已经在预定延迟时间历时之前完成状态读取时，不能立即产生IRQ，因为DRQ的延迟时间是预定的。

于是，本发明的一个目的在于提供一种接口电路，它能以相同的硬件准确地处理预读和后读，并且当主机处于后读方式时，亦能在状态读取执行之后立即产生下一中断请求。

为实现上述目的，本发明提供一种用于控制数据传送以便在计算机系统内使用的接口电路，在该计算机系统中，当一个数据块准备好传送时，外围设备产生一个数据请求并向主机发送一个中断请求，主机响应所述中断请求并且以第一方式工作或者以第二方式工作，在第一方式中，在读取所述外部设备的状态之后开始块数据传送，在第二方式中，在完成所述块数据传送之后读取所述外部设备的状态，所述接口电路的特征在于包括：一个输入/输出部分，连接于所述主机和所述外部设备；以及一个中断部分，连接于所述主机和所述外部设备，所述中断部分包括：用于响应于所述数据请求产生所述中断请求并且响应于所述状态读取去除所述中断请求的中断装置；连接于所述中断装置的、用于检测所述主机以所述第二方式工作的方式检测装置；以及连接于所述中断装置和所述方式检测装置的、用于响应于来自所述方式检测装置的第二方式检测信号和所述状态读取使所述中断装置能够再次产生所述中断请求的中断使能装置。

本发明能够利用相同硬件准确处理预读或后读方式的任一种主机。如果主机是后读方式主机，本发明能够向主机发送一个中断请求，而几乎不经过等待时间。

图1的框图示出了包括根据本发明的接口电路的一个计算机系统的结构举例。

图2的框图示出了接口电路中用于主机的一个输入/输出部分的结构。

图3的框图示出了接口电路中中断控制部分的结构。

图4是图3所示中断控制部分的详细线路图。

图5是主机处于预读方式时的操作时序图。

图6是主机处于后读方式时的操作时序图。

其中，标号意义如下：

10……硬盘驱动器(HDD)

12……主机

14……接口电路

18……设备控制器

26……扇区缓冲区

60……中断请求产生电路

64……中断使能电路

包含本发明接口电路的总体系统结构示于图1。尽管该实施例中假设外设是一个HDD，但是本发明能够适用于具有关于预读和后读的上述问题的任何外围设备。

图1中，由虚线所围的HDD 10经过一个接口电路14以及系统总线(AT总线)16与主机12相连。主机12包括诸如i80386或类似处理器的微处理器，并与HDD 10及其他未示出的外设(键盘，显示器等等)形成本受让人的个人微机AT系统或其兼容系统。

HDD 10包括一个微处理器控制的设备控制器18，它控制整个HDD。设备控制器18具三个主要功能，即控制磁头20的读写，控制用于移动磁头20的音圈电机(VCM)22，以及控制用于转动磁盘(未示出)的主轴电机24。磁头利用扇区缓冲区26和读写(R/W)电路28进行读写。本实施列中，扇区缓冲区26能够存储64个扇区的数据(32K字节)。R/W电路28具有公知的结构，它包括读写所必需的各种电路，即一个放大器，一个峰值检测电路，一个变频振荡器(VFO)，一个编码器，一个解码器，一个侍服逻辑，一个模数转换器，一个数模转换器，等等。VCM 22和主轴电机24分别由VCM驱动器30和主轴驱动器32控制。因为，除了接口电路14之外，图1所示的每个系统组件可以是具有公知结构的常规组件，所以在此不予赘述。

图2示出了接口电路14的输入/输出部分的结构。输入/输出部分包括由寄存器选择器40所选择的多个寄存器，即一个扇区计数寄存器42，一个地址寄存器44，一个命令寄存器46，一个数据寄存器48，以及一个状态寄存器50。尽管地址寄存器44实际包括四个寄存器(两个柱面地址寄存器，一个扇区地址寄存器，以及一个驱动/磁头地址寄存器)，但是为了方便，在下文中作为一个寄存器处理。

扇区计数寄存器42保存要读或写的扇区数，地址寄存器44保存扇区起始地址，命令寄存器46保存一个命令代码，数据寄存器48保存将要由主机12写入HDD 10的数据，或将要由HDD 10读出至主机12的数据，状态寄存器50保存指明HDD状态的多个位(请详见AT附件，它是AT接口的推荐标准)。这些寄存器是由主机12经过系统总线16向寄存器选择器40提供的信息得以选择的。届时，寄存器选择器40产生一个用于选择一个特定寄存器的信号Si(i＝1，2，3，…)。尽管图2示出理解本发明所必需的五个寄存器，但实际上设置了多于五个的寄存器。

当主机12向接口电路14发送一个命令时，它将用于选择一个特定寄存器的地址以及输入/输出(-IOW)信号放到总线16A上，并将要写到所选寄存器的信息放到总线16B上。总线16A和16B包含于系统总线16。以读命令为例，主机12首先在总线16A上传输用于指明一个向扇区计数寄存器42写的信号，即扇区计数寄存器42的地址和一个输入/输出写信号，并在总线16B上传输一个扇区计数。寄存器选择器40根据总线16A上的信号产生一个用于选择扇区计数寄存器42的信号S1，以将总线16B上的扇区计数装入寄存器42。然后，主机12分别在总线16A和16B上传输用于指明一个向地址寄存器44写的信号以及一个起始地址。寄存器选择器40因而产生一个选择地址寄存器44的信号S2，以将总线16B上的起始地址装入寄存器44。最后，主机12分别在总线16A和16B上传输用于指明向命令寄存器46写的信号以及读命令代码，并将读命令代码装入命令寄存器46。

在完成寄存器42、44、46的装入后，控制器18执行由寄存器内容所确定的读操作，并将来自磁盘(未示出)的数据写入扇区缓冲区26。对于一个写命令，写到磁盘的数据另外自总线16B传输至数据寄存器48。在写操作中，未产生上述预读和后读问题，因而在此不予说明。

在读操作期间，数据从HDD 10到主机12的传送是根据中断执行的。如上所述，当预定扇区数目的数据(例如，一个扇区的数据)从磁盘写入扇区缓冲区26并准备传送至主机12时，HDD 10向接口电路14传送一个数据请求信号DRQ。接口电路14响应DRQ，并向主机12发送一个中断，以开始由扇区缓冲区26至主机12的数据传送。中断电路的中断控制部分示于图3。不管主机12处于预读还是后读方式，都能根据中断有效地进行数据传送。

图3的中断控制部分包括一个中断请求产生电路60，它用于根据来自控制器18的DRQ产生一个到主机12的中断请求IRQ。当主机12读取状态时，电路60清除IRQ。DRQ和IRQ亦被提供到后读方式检测电路62。如果主机12未读取状态，即产生下一DRQ时，如果先前IRQ仍保持产生，则后读方式检测电路62产生一个指明主机12处于后读方式的后读信号。后读信号被提供到中断使能电路64。中断使能电路64使中断请求产生电路60能够产生一个新的IRQ，以响应后读信号及主机12的状态读取动作。

图4详示了中断控制部分的电路图。中断控制部分包括一个作为中断请求产生电路60的第一触发器70，以及一个作为后读方式检测电路62的第二触发器72。第三触发器74、计数器76、延迟值寄存器78以及比较器80组成图3中的中断使能电路64。触发器70的一个数据端D一直保持为高，其时钟端CK从控制器18接收数据请求信号DRQ。一个负设置端-S连接到比较器80的一个输出端，一个负设置端-R连接到“或非”门82的一个输出端。“或非”门82的两个输入端都是反转的，并分别接收“与非”门84的输出和在诸如上电复位时产生的负复位信号-RST。“与非”门84的一个输入端从图2中的寄存器选择器40接收信号S5，另一输入端从主机12接收输入/输出读信号-IOR。第一触发器70的一个Q输出端不仅连接到第二触发器72的一个数据端D，并且经过总线驱动器(未示出)连接到至主机12的总线。

第二触发器72的一个时钟端CK亦接收DRQ。第二触发器72的一个Q输出端连接到第三触发器74的一个数据端D，并且其负复位端-R连接到“或非”门86的一个输出端。“或非”门86接收上述复位信号-RST和比较器80的输出。

第三触发器74的一个时钟端CK连接到“与非”门84的一个输出端，此时触发器74的数据端D连接于第二触发器72的Q输出端。触发器74的负复位端-R连接到“或非”门86的输出端，其Q输出连接到计数器76的负复位端-R。计数器76因负复位端-R的负输入而退出复位状态，以致其根据时钟开始计数。计数器76的计数值送到比较器80的第一个输入端A。送到比较器80的第二输入端B的是保持在延迟值寄存器78内的延迟值。每次加电时，预定延迟值从控制器18的微处理器(未示出)装入延迟值寄存器78。比较器80的反转输出端连接到第一触发器70的负复位端-S和“或非”门86的一个反转输入端。

假设图4实施例中的每个触发器70、72和74根据其时钟端CK的正转变而设置为其数据端D的状态，并且当其复位端-R变低时复位。当触发器70的设置端S变低时，其被设置。然而，就本发明而言，每个触发器可以是负转变响应型的，并且可以是由高电平信号进行设置和复位的。再者，考虑到逻辑，亦可以利用正逻辑“与”和“或”门，而不是负逻辑“与非”和“或非”门。

下面，参照附图5详述根据本发明的接口电路的工作。图5示出了预读的时序图。图6图示出了后读的时序图。

1.预读

如上所述，一个读命令包括一个扇区计数(确定了要读的扇区数)，一个起始地址以及一个命令代码。当图2中的寄存器42、44和46分别接收到它们时，控制器18开始将数据从磁盘读到扇区缓冲区26。当一个扇区的数据写入扇区缓冲区26时，控制器18产生一个数据请求信号DRQ，并将之发送到接口电路14的中断控制部分(图3)。DRQ送到触发器70和72的时钟端CK。因为第一触发器70的数据端D总是保持为高，则触发器70由DRQ的正转变设置，使得其Q输出或中断请求IRQ变高并中断主机12。尽管DRQ亦被送到第二触发器72的时钟端CK，但是触发器72保持复位，因为当DRQ由低变高时，第一触发器70的Q输出并未变高。

在预读方式下的主机12读取接口电路14内的状态寄存器50，以响应来自HDD 10的中断请求，以便在开始数据传送之前得知HDD 10的状态。为此，主机12在总线16A上传输表示读取状态寄存器50的信号，即状态寄存器50的地址和一个输入/输出读信号-IOR。根据该信号，寄存器选择器40产生用于选择状态寄存器50信号S5，以使其内容选通到总线16B上。状态寄存器50不仅包含上述DRQ位，而且包含多个表示HDD 10的状态的状态位(如“忙”位表示HDD 10正忙)，以及一个表示在命令执行过程中产生错误的错误位。

状态寄存器选择信号S5亦送到“与非”门84的第一输入端。送到“与非”门84的第二输入端的是来自主机12的一个输入/输出读信号-IOR。该信号表明读取接口电路14的各个I/O寄存器(参见图2)，并在AT接口中定义为低有效。当S5和-IOR有效时，“与非”门84将指明主机12的状态读取的输出-STARTRD置低。该输出STARTRD经“或非”门82提供到第一触发器70的负复位端-R，以复位触发器70。这样，到主机12的中断请求IRQ得以去除(参见图5中IRQ的波形)。尽管输出-STARTRD亦被送到第三触发器74的时钟端CK，但是触发器74保持复位，即使-STARTRD由低变高，因为那时数据端D(触发器72的Q输出端)保持为低。

为读取写入扇区缓冲区26的数据，主机12在读取状态寄存器50之后，在总线16A上传输用于读取数据寄存器48的信号。若假设数据寄存器48的位宽为16位，且一个扇区为512字节，则对于每一扇区主机12必须对数据寄存器48读取256次。数据寄存器48可以是锁存器型的，或者是门型的。如果数据寄存器48为锁存器型的，则控制器18在将第一16位字从扇区缓冲区26装入数据寄存器48之后，产生一个数据请求信号DRQ，并且然后，在每次主机12读取数据寄存器48时，从扇区缓冲区26顺序读取一个16位字，并将之装入数据寄存器48。如果数据寄存器48是门型的，则控制器18在一扇区的数据写入扇区缓冲区26时产生一个DRQ，并且然后，在每次主机12读取数据寄存器48时，从扇区缓冲区26顺序读取一个16位字，并将之选通到总线16B。在每种情形下，控制器18都对来自主机12的信号-IOR进行计数，并且当计数达到256时去除DRQ。

然后，将下一扇区的数据准备好传送时，控制器18再次将DRQ置高，并重复上述操作。在这样的连接中，如果下一扇区数据是在主机12读取第一扇区数据之后才从磁盘中读出并写入扇区缓冲26的，则需要较长时间完成读命令。因此，从扇区缓冲区26到主机12的读取和从磁盘到扇区缓冲26的写入最好是并行执行的。该情形下，来自磁盘的数据被写入扇区缓冲区26，而来自扇区缓冲区26的读数据被传送到主机12，即不执行扇区缓冲区26的读操作。下述后读方式亦如此。当传送到主机12的扇区数达到装入扇区计数寄存器42的扇区计数时，读操作的执行结束。

2.后读

处于后读方式的主机12的操作在产生中断请求IRQ之前与预读方式相同。在后读方式中，通过根据中断请求IRQ首先检测到对数据寄存器48的一个读动作，主机12开始自扇区缓冲区26至主机12的数据传送。读完一扇区的数据之后，主机12读状态寄存器50。在接口电路4中，与预读类似，当主机12已读取512字节的扇区数据时，DRQ变低。然而，如图6所示，当DRQ变低时，状态寄存器50尚未被读，使得触发器70未复位，中断请求IRQ保持为高。该情况下，当下一扇区数据准备好传送以及DRQ变高时，第二触发器72亦置一个高的Q输出，因为第一触发器70已经被置位。这指明主机12正处于后读方式。

当触发器72被设置，主机12读状态寄存器50时，在“与非”门84的输出端产生一个负脉冲(-STARTRD)，第三触发器74被置位，并且第一触发器70通过“或非”门82被复位，从而使IRQ变低。触发器74的高Q输出释放了计数器76的复位状态。在触发器74复位并计数器76的负复位端-R保持为低时，计数器76保持复位。当计数器76脱离复位状态时，它开始计数并在每次时钟脉冲送达时增一。计数器76的内容送到比较器80，以与延迟值寄存器78的内容作比较。

延迟值寄存器78保持在加电操作期间由控制器18的微处理器(未示出)装入的预定延迟值。延迟值是可编程的，并且事先设置，以便不延误主机12的中断响应。一般地，装入寄存器78的延迟值依赖于HDD 10所连接的主机12。例如，如果主机允许IRQ在状态读取之后任意时刻变高(即主机能够在状态寄存器读取命令之后立即发出下一命令kk该情形下为数据寄存器读命令)，则延迟值可设为1。如果延迟值为0，则触发器70不能成攻地设置，因为在计数器76复位期间，比较器80的输出一直有效。在任一种情形下，应考虑到在IRQ一旦变低之后主机响应(发出一个命令)之前所需的时间量来设置延迟值。如果这样设置，则在主机准备响应之后，能迅速设置IRQ，以避免浪费的等待时间。

当计数器76的一个计数值变为等于延迟寄存器78的内容时，比较器80的输出变低，因而设置触发器70，并经过“或非”门86复位触发器72和74。当触发器70被置位时，IRQ再次变高，以向主机12请求一个中断。这样，根据本发明，即使在第二和后续扇区数据传送中，DRQ产生且IRQ未复位时，下一扇区数据传送的IRQ也能准确地产生，并没有等待时间。当主机12已经读取了所定数目的扇区数据时，读命令的执行得以完成。

某些以后读方式工作的主机，对每一扇区数据传送执行多次状态读取。图4的电路亦能很好地用于这样的主机。然而，在那种情形下，设置到延迟值寄存器78的延迟值应预定为至少等于从第一次状态读取到最后一次状态读取之间的时间量加上最后一次状态读取之后直到主机准备响应所要求的时间量。图4的电路的工作与上述相同，有一个例外是：来自比较器80的相同输出的产生，以及从而IRQ的上升和触发器72的复位被延迟，如图6所比较的。尽管第一状态读取复位了触发器70，但是第二和后续状态读取对图4的电路无影响。

尽管已说明了最佳实施例，但本发明并不限于此，并允许各种修改。例如，在实施例中，DRQ和IRQ是基于512字节扇区作为一个单位块而得以控制的。然而，单位块的长度也可以不限于512字节，并可以在适当范围内任意确定。再者，如上所述，图4中电路内的每个触发器可以是负转变响应型，并亦能利用诸如“与”和“或”的正逻辑作为基本逻辑。

Claims (6)

1.一种用于控制数据传送以便在计算机系统内使用的接口电路，在该计算机系统中，当一个数据块准备好传送时，外围设备产生一个数据请求并向主机发送一个中断请求，主机响应所述中断请求并且以第一方式工作或者以第二方式工作，在第一方式中，在读取所述外部设备的状态之后开始块数据传送，在第二方式中，在完成所述块数据传送之后读取所述外部设备的状态，所述接口电路的特征在于包括：

一个输入/输出部分，连接于所述主机和所述外部设备；以及

一个中断部分，连接于所述主机和所述外部设备，所述中断部分包括：

用于响应于所述数据请求产生所述中断请求并且响应于所述状态读取去除所述中断请求的中断装置；

连接于所述中断装置的、用于检测所述主机以所述第二方式工作的方式检测装置；以及

连接于所述中断装置和所述方式检测装置的、用于响应于来自所述方式检测装置的第二方式检测信号和所述状态读取使所述中断装置能够再次产生所述中断请求的中断使能装置。

2.根据权利要求1的接口电路，其特征在于：所述数据请求在完成所述块数据的读取时被去除，并且在下一块数据准备好传送时再次产生。

3.根据权利要求2的接口电路，其特征在于：所述接口装置包括一个第一触发器，其响应于所述数据请求的产生受到设置，并且所述触发器的输出成为所述中断请求。

4.根据权利要求3的接口电路，其特征在于：所述方式检测装置包括一个第二触发器，其响应于所述数据请求被设置到与所述第一触发器相同的状态。

5.根据权利要求4的接口电路，其特征在于：所述中断使能装置包括：

一个第三触发器，它与所述第二触发器连接，并且响应于所述状态读取被设置为与所述第二触发器相同的状态；

一个计数器，它与所述第二触发器连接，并且响应于所述第三触发器的设置开始计数；

一个寄存器，在其内装入预定延迟值；以及

一个比较器，它与所述计数器和所述寄存器连接，并且对所述计数器和所述寄存器的内容进行比较，并且当它们彼此相等时，设置所述第一触发器，复位所述第二触发器和所述第三触发器。

6.根据权利要求5的接口电路，其特征在于所述预定延迟值被设置为使得当所述主机准备好响应时能够产生所述中断请求。

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