JPH02146648A - メモリカード - Google Patents
メモリカードInfo
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- JPH02146648A JPH02146648A JP63299421A JP29942188A JPH02146648A JP H02146648 A JPH02146648 A JP H02146648A JP 63299421 A JP63299421 A JP 63299421A JP 29942188 A JP29942188 A JP 29942188A JP H02146648 A JPH02146648 A JP H02146648A
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- 230000004044 response Effects 0.000 claims description 7
- 238000012937 correction Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 4
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- 230000000694 effects Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
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- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は誤り訂正機能を有する記憶装置のメモリカード
に関する。
に関する。
［従来の技術］
近年、コンピュータシステムの信頼度向上の観点より、
主記憶装置に於ける単一誤り訂正−２重誤り検出（ＳＥ
Ｃ−ＤＥＤ）方式か一般技術となっている。今後は、此
等固定単一ビット障害を、システム運用中に放置してお
くのではなく、いかにシステム運用をストップせずして
当該障害ビットの除去を代替えビットへ移行さぜるかが
課題となってきている。
主記憶装置に於ける単一誤り訂正−２重誤り検出（ＳＥ
Ｃ−ＤＥＤ）方式か一般技術となっている。今後は、此
等固定単一ビット障害を、システム運用中に放置してお
くのではなく、いかにシステム運用をストップせずして
当該障害ビットの除去を代替えビットへ移行さぜるかが
課題となってきている。
［発明が解決しようとする課題］
従来の記憶装置では、単一ビット障害が発生した場合に
は、ＦＣＣに依り当該障害時のアドレス情報とビット位
置情報を一時保持回路に登録すると共に、システム全般
のザービス支援を行うサビスプロセッサ（Ｓ Ｖ Ｐ）
に通知を行い、保持回路上の情報を転送し、ＳＶＰ内の
記憶部に登録する。定期保持時に保守員に依って、此等
１ビット障害時の履歴情報を採集し、記憶装置の電源を
遮断して、障害ビットに対応するメモリカード等の交換
を行って対処している。此の様な対応に於いては、２４
時間運転等のシステムでは、仮りに１ビットの固定障害
の存在のまま運用していて、データ系の共通制御回路、
或いは記憶部で障害ビットと同じワード線上にある他の
ビットで間欠的に］ビット障害が発生すると、複数ビッ
ト障害となり、ＥＣＣて救済不ｎＪな障害であり、シス
テムダウンに波及する場合かある。従って、此の様な場
合、１ビット固定障害か確認された場合には、即何等か
の方法で代替えのビット（記憶素子）に切り替える事が
望まれる。
は、ＦＣＣに依り当該障害時のアドレス情報とビット位
置情報を一時保持回路に登録すると共に、システム全般
のザービス支援を行うサビスプロセッサ（Ｓ Ｖ Ｐ）
に通知を行い、保持回路上の情報を転送し、ＳＶＰ内の
記憶部に登録する。定期保持時に保守員に依って、此等
１ビット障害時の履歴情報を採集し、記憶装置の電源を
遮断して、障害ビットに対応するメモリカード等の交換
を行って対処している。此の様な対応に於いては、２４
時間運転等のシステムでは、仮りに１ビットの固定障害
の存在のまま運用していて、データ系の共通制御回路、
或いは記憶部で障害ビットと同じワード線上にある他の
ビットで間欠的に］ビット障害が発生すると、複数ビッ
ト障害となり、ＥＣＣて救済不ｎＪな障害であり、シス
テムダウンに波及する場合かある。従って、此の様な場
合、１ビット固定障害か確認された場合には、即何等か
の方法で代替えのビット（記憶素子）に切り替える事が
望まれる。
［課題を解決するだめの手段］
本発明によるメモリカートは、
誤り訂正機能を有する記憶装置のメモリカードに於いて
、 記憶素子のアレイが第１の固有動作速度をもつＭチップ
列×Ｎビット行の現用記憶素子群と、前記第１の固有動
作速度より速い第２の固有動作速度をもつ１チップの付
加記憶素子とに分割され、前記現用記憶素子群には、ア
ドレス信号、チップ列指定信号、及びＮビットの書込デ
ータが供給され、前記現用記憶素子群は、Ｎビットの現
用読出データを出力し、 チップ選択信号に応答して、前記チップ列指定信号を選
択し、選択されたチップ列指定信号を出力する第１の選
択回路と、 ビット選択信号に応答して、前記Ｎビットの書込データ
の１ビットを選択し、選択された１ビットの書込データ
を出力する第２の選択回路とを有し、 前記付加記憶素子には、前記選択されたチップ列指定信
号と前記アドレス信号と前記選択された１ビットの書込
データが供給され、前記付加記憶素子は、１ビットの（
−１加読出データを出力し、さらに、選択制御信号に応
答し、前記Ｎビットの現用読出データと前記１ピツＩ・
の付加読出ブタのどちらか一方を選択し、選択されたＮ
ビ・ントの読出データを出力する第３の選択回路とを有
する。
、 記憶素子のアレイが第１の固有動作速度をもつＭチップ
列×Ｎビット行の現用記憶素子群と、前記第１の固有動
作速度より速い第２の固有動作速度をもつ１チップの付
加記憶素子とに分割され、前記現用記憶素子群には、ア
ドレス信号、チップ列指定信号、及びＮビットの書込デ
ータが供給され、前記現用記憶素子群は、Ｎビットの現
用読出データを出力し、 チップ選択信号に応答して、前記チップ列指定信号を選
択し、選択されたチップ列指定信号を出力する第１の選
択回路と、 ビット選択信号に応答して、前記Ｎビットの書込データ
の１ビットを選択し、選択された１ビットの書込データ
を出力する第２の選択回路とを有し、 前記付加記憶素子には、前記選択されたチップ列指定信
号と前記アドレス信号と前記選択された１ビットの書込
データが供給され、前記付加記憶素子は、１ビットの（
−１加読出データを出力し、さらに、選択制御信号に応
答し、前記Ｎビットの現用読出データと前記１ピツＩ・
の付加読出ブタのどちらか一方を選択し、選択されたＮ
ビ・ントの読出データを出力する第３の選択回路とを有
する。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例によるメモリカードの構成を
示し、説明の繁雑さを避ける為に２チ・ツブ列×Ｎビッ
トの記憶、素子アレイを記している。
示し、説明の繁雑さを避ける為に２チ・ツブ列×Ｎビッ
トの記憶、素子アレイを記している。
以下構成並びに機能について説明する。
１−Ｉ、・・・ Ｉ Ｎ ２ ＋＋ ・・＋
２−Ｎ＋及び１−Ｎ＋＋は記憶、素子てあり、特に記
憶索子１−１．・・・、１．−Ｎ。
２−Ｎ＋及び１−Ｎ＋＋は記憶、素子てあり、特に記
憶索子１−１．・・・、１．−Ｎ。
２−＋＋ ・・・、２−Ｎは現用記憶素子群、記憶索子
１−Ｎ＋１は現用記憶素子群の内、障害を呈した場合に
当該記憶素子を切り離して、代替えビットに切り替えを
行う為のイ・］加ビット記憶素子である。
１−Ｎ＋１は現用記憶素子群の内、障害を呈した場合に
当該記憶素子を切り離して、代替えビットに切り替えを
行う為のイ・］加ビット記憶素子である。
３−３．・・・、３−Ｎは当該カードに印加されるＮビ
ットの書込データであり、此等は各々対応するビット位
置の現用記憶素子群に転送されると共に、第２選択回路
２２にも供給される。４は現用記憶素子群及び付加記憶
素子に供給されるアドレス信号並びにタイミング信号で
ある。
ットの書込データであり、此等は各々対応するビット位
置の現用記憶素子群に転送されると共に、第２選択回路
２２にも供給される。４は現用記憶素子群及び付加記憶
素子に供給されるアドレス信号並びにタイミング信号で
ある。
５は現用記憶素子群の２チップ×Ｎビットのアレイに対
するチップ列指定信号であり、チップ指定を行うデコー
ダ回路６とチップ指定一致回路］４に供給される。デコ
ーダ６の出力信号６−１゜６−２は各々２チップ列のチ
ップ列指定信号として、現用記憶素子群の対応する記憶
素子群へ供給されると共に、第１の選択回路（チップ選
択切替回路）１２にも供給される。７−１．・・・＋７
−Ｎｉ及び７−Ｎｉ＋は、現用記憶素子群及び付加記憶
素子からの読出データビット情報であり、此等は第３の
選択回路９−１．・・、９−Ｎに供給される。
するチップ列指定信号であり、チップ指定を行うデコー
ダ回路６とチップ指定一致回路］４に供給される。デコ
ーダ６の出力信号６−１゜６−２は各々２チップ列のチ
ップ列指定信号として、現用記憶素子群の対応する記憶
素子群へ供給されると共に、第１の選択回路（チップ選
択切替回路）１２にも供給される。７−１．・・・＋７
−Ｎｉ及び７−Ｎｉ＋は、現用記憶素子群及び付加記憶
素子からの読出データビット情報であり、此等は第３の
選択回路９−１．・・、９−Ｎに供給される。
８−１．・・・、８−Ｎは各々第３の選択回路９９−Ｎ
の出力信号であり、カード外に転送する読出データビッ
トとなる。
の出力信号であり、カード外に転送する読出データビッ
トとなる。
１０は当該カードの固定障害ビット位置指定を行うデコ
ーダ回路であり、その出力１．１−、、・・１］−８は
、各々第３の選択回路９１．・・・、９−Ｎの対応する
ビットの切替信号（選択制御信号）となる。１３は現用
記憶素子群の内で固定障害が呈した場合の当該記憶素子
が、２チップ列のとちらのチップ列に属していたかを知
り、その記憶素子を付加記憶素子へ代替えを行う為の信
号となる。即ち、障害チップ列指定信号である。この信
号１３は、チップ指定一致回路１４に供給され、チップ
指定信号５との間で論理値が各々一致した場合のみ信号
１５が出力され、この信号］５は第１の選択回路１２の
切替信号（チップ選択信号）として供給されると共に、
論理積回路１６の一方の入力にも供給される。１８は外
部回路より入力される制御信号であり、先の論理積回路
１６の他方の入力に供給される。
ーダ回路であり、その出力１．１−、、・・１］−８は
、各々第３の選択回路９１．・・・、９−Ｎの対応する
ビットの切替信号（選択制御信号）となる。１３は現用
記憶素子群の内で固定障害が呈した場合の当該記憶素子
が、２チップ列のとちらのチップ列に属していたかを知
り、その記憶素子を付加記憶素子へ代替えを行う為の信
号となる。即ち、障害チップ列指定信号である。この信
号１３は、チップ指定一致回路１４に供給され、チップ
指定信号５との間で論理値が各々一致した場合のみ信号
１５が出力され、この信号］５は第１の選択回路１２の
切替信号（チップ選択信号）として供給されると共に、
論理積回路１６の一方の入力にも供給される。１８は外
部回路より入力される制御信号であり、先の論理積回路
１６の他方の入力に供給される。
１７は論理積回路１６の出力信号であり、チップ選択信
号］５と制御（４号１８の論理積として出力され、障害
ビット位置デコーダ回路１０のイネブ少１≦号として供
給される。
号］５と制御（４号１８の論理積として出力され、障害
ビット位置デコーダ回路１０のイネブ少１≦号として供
給される。
１つは外部回路より供給される信号であり、当該カード
に搭載されている現用記憶素子群の内の障害データビッ
トに対する指定信号であり、２０の一時保持回路へ供給
され、その出力２１は、第２選択回路２２の切替信号（
ビット選択信号）として供給されると共に、障害ビット
位置デコーダ回路の入力としても供給される。
に搭載されている現用記憶素子群の内の障害データビッ
トに対する指定信号であり、２０の一時保持回路へ供給
され、その出力２１は、第２選択回路２２の切替信号（
ビット選択信号）として供給されると共に、障害ビット
位置デコーダ回路の入力としても供給される。
第２の選択回路２２は現用記憶素子群の内で、障害デー
タビット位置に属する書込データビットを、付加記憶素
子１．−Ｎｉｌへ代替えさせるに要する選択回路であり
、その出力信号２３は付加記憶素子］−０，への障害ビ
ット代替の書込データとなる。
タビット位置に属する書込データビットを、付加記憶素
子１．−Ｎｉｌへ代替えさせるに要する選択回路であり
、その出力信号２３は付加記憶素子］−０，への障害ビ
ット代替の書込データとなる。
２４は第１の選択回路１２の出力信号であり、障害記憶
素子を代替えの付加記憶素子へ交代すべき選択されたチ
ップ列指定信号となる。
素子を代替えの付加記憶素子へ交代すべき選択されたチ
ップ列指定信号となる。
第２図は、本発明の特徴の一つでもある記憶素子の個有
動作速度の１異を示すタイムチャートの一例である。
動作速度の１異を示すタイムチャートの一例である。
ＣＳ （Ａ）及びＲＤ （Ａ）は、現用記憶素子群に用
いるアクセスタイム（ＴＡ）を有する記憶素子のタイム
チャートであり、Ｃ３（Ａ）はチップ選択信号、ＲＤ
（Ａ）は読出データに対応する。
いるアクセスタイム（ＴＡ）を有する記憶素子のタイム
チャートであり、Ｃ３（Ａ）はチップ選択信号、ＲＤ
（Ａ）は読出データに対応する。
一方、ＣＳ （Ｂ）及びＲＤ （Ｂ）は、イ・１加記憶
素子に用いるアクセスタイム（ＴＢ）を有するタイムチ
ャートであり、現用記憶素子と付加記憶素子との間での
個有性能（アクセスタイムで代表させる）は、ＴＡ＞Ｔ
Ｄ十ＴＢの関係を満すもので構成する。（ＴＤは此の場
合は、性能差、即ちアクセスタイムの差を意味する） 以上の説明の様なメモリカードの構成に於いて、以下当
該カードで仮りに記憶素子１−１が固定障害を呈した場
合の代替（−Ｊ加ビット記憶素子１−Ｎ＋１へ切り替え
る方法について説明する。
素子に用いるアクセスタイム（ＴＢ）を有するタイムチ
ャートであり、現用記憶素子と付加記憶素子との間での
個有性能（アクセスタイムで代表させる）は、ＴＡ＞Ｔ
Ｄ十ＴＢの関係を満すもので構成する。（ＴＤは此の場
合は、性能差、即ちアクセスタイムの差を意味する） 以上の説明の様なメモリカードの構成に於いて、以下当
該カードで仮りに記憶素子１−１が固定障害を呈した場
合の代替（−Ｊ加ビット記憶素子１−Ｎ＋１へ切り替え
る方法について説明する。
先ず、外部回路より、制御信号１８を“０”として印加
し、選択回路９−１．・・・、９−Ｎに於いて、出力８
−１．・・・＋８−Ｎに現用記憶素子群からの読出デー
タ７−１．・・・、７−Ｎが得られる様にすると共に、
障害データビット指定信号１９が記憶素子１−１に割り
振られていたビット情報に対応する様与えられる。即ち
、付加記憶素子１−Ｎｉ１への書込データビットは、書
込データビット３−１に対応する様に選択回路２２を切
り替える。
し、選択回路９−１．・・・、９−Ｎに於いて、出力８
−１．・・・＋８−Ｎに現用記憶素子群からの読出デー
タ７−１．・・・、７−Ｎが得られる様にすると共に、
障害データビット指定信号１９が記憶素子１−１に割り
振られていたビット情報に対応する様与えられる。即ち
、付加記憶素子１−Ｎｉ１への書込データビットは、書
込データビット３−１に対応する様に選択回路２２を切
り替える。
又、１３には記憶素子１−１が属している障害チップ列
指定信号を印加しておき、付加記憶素子１−Ｎ＋１への
選択されたチップ列指定信号は、選択回路１２により、
出力にはチップ列指定信号６が供給される様にする。
指定信号を印加しておき、付加記憶素子１−Ｎ＋１への
選択されたチップ列指定信号は、選択回路１２により、
出力にはチップ列指定信号６が供給される様にする。
その後、外部制御回路は、現用記憶素子群の内、第１チ
ップ列の全アドレス空間を再書込読出動作（通常、スワ
ップ動作二メモリのｉ番地のデータを読出し、その後そ
のデータを再度ｉ番地に書込］ ０ む）にて、逐次アドレスを昇順して読出し、その時の読
出データを誤り訂正回路へ印加し、障害ビットのデータ
を訂正し、その後訂正済データを誤り訂正符号化回路へ
印加して、ＥＣＣ１号を付与し、再度メモリカードに書
込む為、記憶素子１に対するビットの障害は訂正され、
当該ビットの書込データは、第２選択回路２２にて書込
データビット３−１に対応するデータビットが（＝Ｊ加
記憶索子１−Ｎ＋１への書込データとなり、書込まれる
。即ち、障害記憶素子１．−Ｉに記憶されていた全デー
タは、全て訂正されて、付加記憶素子１−Ｎ。１へ写し
替えられる事になる。
ップ列の全アドレス空間を再書込読出動作（通常、スワ
ップ動作二メモリのｉ番地のデータを読出し、その後そ
のデータを再度ｉ番地に書込］ ０ む）にて、逐次アドレスを昇順して読出し、その時の読
出データを誤り訂正回路へ印加し、障害ビットのデータ
を訂正し、その後訂正済データを誤り訂正符号化回路へ
印加して、ＥＣＣ１号を付与し、再度メモリカードに書
込む為、記憶素子１に対するビットの障害は訂正され、
当該ビットの書込データは、第２選択回路２２にて書込
データビット３−１に対応するデータビットが（＝Ｊ加
記憶索子１−Ｎ＋１への書込データとなり、書込まれる
。即ち、障害記憶素子１．−Ｉに記憶されていた全デー
タは、全て訂正されて、付加記憶素子１−Ｎ。１へ写し
替えられる事になる。
此の様なスワップ動作を、記憶索子１−４か有している
全アドレス空間について実行すれば、記憶素子１−１に
格納されている全データは、付加記憶素子１−Ｎ４１へ
訂正されて書込まれる。
全アドレス空間について実行すれば、記憶素子１−１に
格納されている全データは、付加記憶素子１−Ｎ４１へ
訂正されて書込まれる。
従って、此の時点で障害ビットはメモリカード上から無
くなる事になり、その後の動作としては、通常の読出動
作であれば、メモリアクセスのアドレス成分に於いて、
チップ指定が記憶素子１−１を含む障害チップ列であれ
ば、一致回路］４か動作し、且つ制御信号］８を“１”
にすれば、読出データとして選択回路９−１では、記憶
素子］−１の代替を行った付加記憶素子１−Ｎ＋１から
のデータが出力され、他のビットの読出データは、現用
記憶素子群からのデータが選択回路９−２．・・、９−
Ｎを紅で出力される。又、書込動作に於いては、前述の
スワップ動作で説明した書込部と同じである。
くなる事になり、その後の動作としては、通常の読出動
作であれば、メモリアクセスのアドレス成分に於いて、
チップ指定が記憶素子１−１を含む障害チップ列であれ
ば、一致回路］４か動作し、且つ制御信号］８を“１”
にすれば、読出データとして選択回路９−１では、記憶
素子］−１の代替を行った付加記憶素子１−Ｎ＋１から
のデータが出力され、他のビットの読出データは、現用
記憶素子群からのデータが選択回路９−２．・・、９−
Ｎを紅で出力される。又、書込動作に於いては、前述の
スワップ動作で説明した書込部と同じである。
以上の機能説明に於いて、付加記憶素子１−Ｎ＋の読出
データビットは、選択回路９−１．・・・ ９−Ｎの全
てに接続されている為、データビット幅が多くなればな
る程、容量性の負荷か大きくなり、信号伝播時間が他の
現用記憶素子の読出データ線の伝号伝播時間に比し、増
加する事になる。又、付加記憶素子］−Ｎ１１の書込デ
ータ線に対しても、選択回路２２を経由する事に依る伝
播遅延時間が他の記憶素子に比し、増加する事が明らか
となる。
データビットは、選択回路９−１．・・・ ９−Ｎの全
てに接続されている為、データビット幅が多くなればな
る程、容量性の負荷か大きくなり、信号伝播時間が他の
現用記憶素子の読出データ線の伝号伝播時間に比し、増
加する事になる。又、付加記憶素子］−Ｎ１１の書込デ
ータ線に対しても、選択回路２２を経由する事に依る伝
播遅延時間が他の記憶素子に比し、増加する事が明らか
となる。
従って、本発明では、付加記憶素子］、 −Ｎｉ１に用
いる記憶素子の個有動作速度の性能は、他の記憶素子に
比し、速いものを用いる事に依り、伝播遅延時間の吸収
を図っている。
いる記憶素子の個有動作速度の性能は、他の記憶素子に
比し、速いものを用いる事に依り、伝播遅延時間の吸収
を図っている。
［発明の効果コ
以上説明した如く、本発明は、メモリカード内に交換用
記憶素子を付加しておく事に依り、装置当りの記憶素子
の固定単一ビット障害時に於ける切替用記憶素子を多く
備える事が可能となり、装置、或いはシステムの電源を
遮断して、障害カードを交換する事なく、予備記憶素子
へ交替させる事が可能となり、装置或いはシステムの信
頼度を向上させる効果がある。又、一方、付加記憶素子
の個有動作速度か他の現用記憶素子に比べて速い性能の
物を用いている為、データビット切り替え手段を提供す
るに要する諸々の回路での伝播遅延時間の増大分を吸収
する事になる。従って、（＝Ｊ加記憶素子と現用記憶素
子とが同一の動作速度の性能であれば、前記の増大時間
分だけ装置のタイミング配分の時点で遅くなる事を見込
んで設計しておく必要があり、性能の悪化を招くが、本
発明の構成に於いては、係る欠点を排除する事か出来る
。
記憶素子を付加しておく事に依り、装置当りの記憶素子
の固定単一ビット障害時に於ける切替用記憶素子を多く
備える事が可能となり、装置、或いはシステムの電源を
遮断して、障害カードを交換する事なく、予備記憶素子
へ交替させる事が可能となり、装置或いはシステムの信
頼度を向上させる効果がある。又、一方、付加記憶素子
の個有動作速度か他の現用記憶素子に比べて速い性能の
物を用いている為、データビット切り替え手段を提供す
るに要する諸々の回路での伝播遅延時間の増大分を吸収
する事になる。従って、（＝Ｊ加記憶素子と現用記憶素
子とが同一の動作速度の性能であれば、前記の増大時間
分だけ装置のタイミング配分の時点で遅くなる事を見込
んで設計しておく必要があり、性能の悪化を招くが、本
発明の構成に於いては、係る欠点を排除する事か出来る
。
以下余日
第１図は本発明の一実施例によるメモリカードの構成を
示すブロック図、第２図は現用記憶素子群表付加記憶素
子の個有動作速度の、差異の一例を示す一例のタイムチ
ャートである。 １−１．・・・＋ １Ｎ＋ １−Ｎ＋１．２−０．
・・・、２−Ｎは記憶素子、３−１．・・・１３−９は
書込データ、４はアドレス及びタイミング信号群、５は
チップ列指定信号、６はデコーダ回路、６−１．６−２
はデコーダ回路６の出力信号（チップ列指定信号）、７
−１＋ ・・・７−Ｎ、 ７−Ｎ１１は記憶素子から
の読出データ、９−１゜・・・、９Ｎは読出データのビ
ット選択回路（第３の選択［「１１路）、８ □、・・
・、８−Ｎは第３の選択回路９０．・・・、９−Ｎの出
力（選択された読出データ）、］０は読出データのビッ
ト選択を行う為のデコダ回路、１１．、・・・、１１−
Ｎはデコーダ回路１０の出力信号（選択制御信号）、］
２は付加記憶索子１−Ｎ４□へ選択されたチップ指定列
信号を供給する為のチップ指定切替回路（第１の選択回
路）、１３は障害チップ列指定信号、１４は一致回路、
１５は一致回路１４の出力（チップ選択信号）、１６は
論理積回路、］７は１６の論理積回路の出力、１８は制
御信号、１つは障害ビット情報、２０は一時保持回路、
２１は一時保持回路２０の出力（ビット選択信号）、２
２は付加記憶素子への書込データを切替えて供給する書
込データ選択回路（第２の選択回路）、２３は第２の選
択回路２２の出力信号（選択された１ビットの書込デー
タ） 、ＣＳ （Ａ） 、 ＲＤ（Ａ）は現用記憶素子
ｌ洋のアクセスタイム（ＴＡ） 、Ｃ３（Ｂ）、ＲＤ（
Ｂ）は付加記憶素子のアクセスタイム（ＴＢ）をそれぞ
れ示す。 ］ Ｃ５（Ａ） ＲＤ（Ａ） Ａ Ｃ５（Ｂ） ＲＤ（Ｂ） Ｂ ：現用記憶素子群に印加されるチップ指定信号：現用記
憶素子群からの読出データ ：現用記憶素子群のアクセスタイム ：付加記憶素子に印加されるナツプ指定信号：付加記憶
素子からの読出データ ：付加記憶素子のアクセスタイム
示すブロック図、第２図は現用記憶素子群表付加記憶素
子の個有動作速度の、差異の一例を示す一例のタイムチ
ャートである。 １−１．・・・＋ １Ｎ＋ １−Ｎ＋１．２−０．
・・・、２−Ｎは記憶素子、３−１．・・・１３−９は
書込データ、４はアドレス及びタイミング信号群、５は
チップ列指定信号、６はデコーダ回路、６−１．６−２
はデコーダ回路６の出力信号（チップ列指定信号）、７
−１＋ ・・・７−Ｎ、 ７−Ｎ１１は記憶素子から
の読出データ、９−１゜・・・、９Ｎは読出データのビ
ット選択回路（第３の選択［「１１路）、８ □、・・
・、８−Ｎは第３の選択回路９０．・・・、９−Ｎの出
力（選択された読出データ）、］０は読出データのビッ
ト選択を行う為のデコダ回路、１１．、・・・、１１−
Ｎはデコーダ回路１０の出力信号（選択制御信号）、］
２は付加記憶索子１−Ｎ４□へ選択されたチップ指定列
信号を供給する為のチップ指定切替回路（第１の選択回
路）、１３は障害チップ列指定信号、１４は一致回路、
１５は一致回路１４の出力（チップ選択信号）、１６は
論理積回路、］７は１６の論理積回路の出力、１８は制
御信号、１つは障害ビット情報、２０は一時保持回路、
２１は一時保持回路２０の出力（ビット選択信号）、２
２は付加記憶素子への書込データを切替えて供給する書
込データ選択回路（第２の選択回路）、２３は第２の選
択回路２２の出力信号（選択された１ビットの書込デー
タ） 、ＣＳ （Ａ） 、 ＲＤ（Ａ）は現用記憶素子
ｌ洋のアクセスタイム（ＴＡ） 、Ｃ３（Ｂ）、ＲＤ（
Ｂ）は付加記憶素子のアクセスタイム（ＴＢ）をそれぞ
れ示す。 ］ Ｃ５（Ａ） ＲＤ（Ａ） Ａ Ｃ５（Ｂ） ＲＤ（Ｂ） Ｂ ：現用記憶素子群に印加されるチップ指定信号：現用記
憶素子群からの読出データ ：現用記憶素子群のアクセスタイム ：付加記憶素子に印加されるナツプ指定信号：付加記憶
素子からの読出データ ：付加記憶素子のアクセスタイム
Claims (1)
- 【特許請求の範囲】 １、誤り訂正機能を有する記憶装置のメモリカードに於
いて、 記憶素子のアレイが第１の固有動作速度をもつＭチップ
列×Ｎビット行の現用記憶素子群と、前記第１の固有動
作速度より速い第２の固有動作速度をもつ１チップの付
加記憶素子とに分割され、前記現用記憶素子群には、ア
ドレス信号、チップ列指定信号、及びＮビットの書込デ
ータが供給され、前記現用記憶素子群は、Ｎビットの現
用読出データを出力し、 チップ選択信号に応答して、前記チップ列指定信号を選
択し、選択されたチップ列指定信号を出力する第１の選
択回路と、 ビット選択信号に応答して、前記Ｎビットの書込データ
の１ビットを選択し、選択された１ビットの書込データ
を出力する第２の選択回路とを有し、 前記付加記憶素子には、前記選択されたチップ列指定信
号と前記アドレス信号と前記選択された１ビットの書込
データが供給され、前記付加記憶素子は、１ビットの付
加読出データを出力し、さらに、選択制御信号に応答し
、前記Ｎビットの現用読出データと前記１ビットの付加
読出データのどちらか一方を選択し、選択されたＮビッ
トの読出データを出力する第３の選択回路とを有するこ
とを特徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299421A JPH02146648A (ja) | 1988-11-29 | 1988-11-29 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299421A JPH02146648A (ja) | 1988-11-29 | 1988-11-29 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146648A true JPH02146648A (ja) | 1990-06-05 |
Family
ID=17872346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299421A Pending JPH02146648A (ja) | 1988-11-29 | 1988-11-29 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9107334B2 (en) | 2011-11-08 | 2015-08-11 | Ngk Spark Plug Co., Ltd. | Ceramic substrate and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567999A (en) * | 1978-11-14 | 1980-05-22 | Nec Corp | Memory unit |
| JPS62239252A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | 記憶装置 |
| JPS63282546A (ja) * | 1987-05-14 | 1988-11-18 | Nec Corp | 記憶装置 |
-
1988
- 1988-11-29 JP JP63299421A patent/JPH02146648A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567999A (en) * | 1978-11-14 | 1980-05-22 | Nec Corp | Memory unit |
| JPS62239252A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | 記憶装置 |
| JPS63282546A (ja) * | 1987-05-14 | 1988-11-18 | Nec Corp | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9107334B2 (en) | 2011-11-08 | 2015-08-11 | Ngk Spark Plug Co., Ltd. | Ceramic substrate and method of manufacturing the same |
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