JPH0863401A

JPH0863401A - 記憶装置

Info

Publication number: JPH0863401A
Application number: JP6221030A
Authority: JP
Inventors: Arinori Nakajima; 有紀中島; Hiroshi Kosuge; 浩小菅
Original assignee: Hitachi Computer Electronics Co Ltd; Hitachi Ltd
Current assignee: Hitachi Computer Electronics Co Ltd; Hitachi Ltd
Priority date: 1994-08-23
Filing date: 1994-08-23
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】複数種のメモリ素子ビット幅の通常メモリと
予備メモリを有するメモリ部に対して、複数種のメモリ
素子ビット幅に共通なデータ制御部を提供する。【構成】メモリ素子のビット幅を指定するメモリ素子
ビット幅信号（以下、幅信号）と障害位置を指定する障
害位置信号を入力し書き込み時の切替位置信号を出力す
る回路１６と、該切替位置信号と書き込みデータを入力
しスペアライトデータを出力する回路１１’と、該スペ
アライトデータと幅信号を入力しメモリスペアライトデ
ータを予備メモリへ出力する回路１２と、予備メモリか
らのメモリスペアリードデータと幅信号を入力しスペア
リードデータを出力する回路９と、幅信号と障害位置信
号を入力し読み出し時の切替位置信号を出力する回路１
０と、通常メモリからのリードデータと前記スペアリー
ドデータと前記切替位置信号とを入力し障害誤りを訂正
したリードデータを出力する回路６’とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機の記憶装置に係
り、特に、予備メモリ素子を具備し、メモリ素子障害時
に、該障害メモリ素子を予備メモリ素子と交替させて使
用する機能を有する計算機の記憶装置に関する。

【０００２】

【従来の技術】記憶装置の信頼性向上のため予備メモリ
素子を用いて、障害のある通常メモリ素子を予備メモリ
素子と交替させて使用させる記憶装置が知られており、
例えば特開平４−１１５３３８号「交替メモリ方式」に
開示されている。この従来の記憶装置を図１にて説明す
る。

【０００３】図１は、従来の記憶装置を説明するブロッ
ク図であり、交替データ切替回路を持つデータ制御部Ａ
と、予備メモリ素子を有するメモリ部Ｂから成る記憶装
置を示している。

【０００４】ここで、図１により、従来の記憶装置の書
き込み動作と読み出し動作を説明する。書き込み動作
時、書き込みデータは、ライトデータレジスタ１、デマ
ルチプレクサ(ＤＭＰＸ)２、メモリライトデータレジス
タ３を経て、通常メモリ４に書き込まれる一方、書き込
みデータは、ライトデータレジスタ１を経て書き込み用
交替データ切替回路１１に入力され、切替位置信号２１
に従って切替るべきデータが選択された後、デマルチプ
レクサ(ＤＭＰＸ)１３、スペアライトデータレジスタ１
４を経て、予備メモリ１５に書き込まれる。次に、読み
出し動作時、通常メモリ４の読み出しデータは、メモリ
リードデータレジスタ８、マルチプレクサ(ＭＰＸ)７を
経て読み出し用交替データ切替回路６に入力され、予備
メモリ１５の読み出しデータは、スペアリードデータレ
ジスタ１８、マルチプレクサ(ＭＰＸ)１７を経て読み出
し用交替データ切替回路６に入力され、切替位置信号２
１に従って切替るべきデータが選択された後、リードデ
ータレジスタ５を経て読み出しデータとなる。一般に、
データ制御部Ａの処理速度は、メモリ部の書き込み／読
み出し速度に比べて速いことが多い。マルチプレクサ
(ＭＰＸ)７、１７、デマルチプレクサ(ＤＭＰＸ)２、１
３は、この処理速度の違いを吸収するためのものであ
る。例えば、ライトデータレジスタ１に格納される書き
込みデータ幅が３６ビットであり、通常メモリの総デー
タ幅を１４４ビットとしたとき、書き込み時に、デマル
チプレクサ(ＤＭＰＸ)２は転送された４回分の書き込み
データを１４４ビットのデータにしてメモリライトデー
タレジスタ３に格納する。また、読み出し時には、メモ
リリードデータレジスタ８に格納された１４４ビットの
データはマルチプレクサ(ＭＰＸ)７により３６ビットづ
つに分割され、読み出し用交替データ切替回路６に転送
される。

【０００５】一方、記憶装置のメモリ素子のビット幅
は、メモリ素子の集積度向上に伴い多ビット化する傾向
にある。ところが、このメモリ素子ビット幅によって上
記交替データ切替回路は異なったものとなる。例えば、
メモリ部Ｂが４、８、１６ビット幅のメモリ素子より成
る場合、交替データ切替回路は、それぞれ図２Ａ、図２
Ｂ、図２Ｃに示す様になる。ここで、通常メモリの総デ
ータ幅は１４４ビットとし、予備メモリの総データ幅は
採用される４、８、１６ビット幅のメモリ素子に応じて
４、８、１６ビットとする。また、マルチプレクサ(Ｍ
ＰＸ)７、１７、デマルチプレクサ(ＤＭＰＸ)２、１３
が４多重と仮定すると、交替データ切替回路のデータ幅
は、３６ビット、切替ビット幅は、採用される４、８、
１６ビット幅のメモリ素子に応じて各１、２、４ビット
となる。

【０００６】図２Ａは、４ビット幅メモリ素子対応の書
き込み用（ａ）と読み出し用（ｂ）の交替データ切替回
路を示す。切替ビット幅は、１ビットである。（ａ）の
書き込み用は、３６対１セレクタ１個から成り、１ビッ
トのみ‘１'になる切替位置情報３６ビットをセレクト
条件として、スペアライトデータ(ＳＷＤ)１ビットを出
力する（ｂ）の読み出し用は、スペアリードデータ１ビット
(ＳＲＤ０)を共通に一方の入力とし、通常メモリリード
データ(ＭＲＤ)３６ビットをそれぞれ個別に他方の入力
とする３６個の２対１セレクタより成り、切替位置情報
３６ビットの各ビットを各セレクタのセレクト条件とし
て、１ビットがスペアリードデータ(ＳＲＤ)と置き替わ
る。

【０００７】図２Ｂは、８ビット幅メモリ素子対応の書
き込み用（ａ）と読み出し用（ｂ）の交替データ切替回
路を示す。切替ビット幅は、２ビットであり、３６ビッ
ト中の２ビット対１８組(０と１、２と３、・・・・、
３４と３５)の内、１組を置換する。（ａ）の書き込み
用は、１８対１セレクタ２個から成り、１ビットのみ
‘１'になる切替位置情報１８ビットをセレクタ２個に
共通なセレクト条件とし、各セレクタから１ビットずつ
のスペアライトデータ(ＳＷＤ)計２ビットを出力する。
（ｂ）の読み出し用は、２対１セレクタ２個１組で、１
８組の計３６セレクタより成り、スペアリードデータ２
ビット(ＳＲＤ０，ＳＲＤ１)の内の、ＳＲＤ０は１８組
のセレクタの一方の各セレクタへ共通に入力し、ＳＲＤ
１は１８組のセレクタの他方の各セレクタへ共通に入力
し、通常メモリリードデータ３６ビット(ＭＲＤ０〜３
５)は、それぞれ個別のセレクタへ入力する。切替位置
情報１８ビットを１８組のセレクタのセレクト条件と
し、１組２ビットがスペアリードデータ(ＳＲＤ)と置き
替わる。

【０００８】図２Ｃは、１６ビット幅メモリ素子対応の
書き込み用（ａ）と読み出し用（ｂ）の交替データ切替
回路を示す。切替ビット幅は、４ビットであり、３６ビ
ット中の４ビット対９組(０〜３、４〜７、・・・・、
３２〜３５)の内、１組を置換する。（ａ）の書き込み
用は、９対１セレクタ４個から成り、１ビットのみ
‘１'になる切替位置情報９ビットをセレクタ４個に共
通なセレクト条件とし、各セレクタから１ビットずつの
スペアライトデータ(ＳＷＤ)計４ビットを出力する。
（ｂ）の読み出し用は、２対１セレクタ４個１組で、９
組の計３６セレクタより成り、スペアリードデータ４ビ
ット(ＳＲＤ０，ＳＲＤ１，ＳＲＤ２，ＳＲＤ３)は、Ｓ
ＲＤ０は９組のセレクタの第１の各セレクタへ共通に、
ＳＲＤ１は９組のセレクタの第２の各セレクタへ共通
に、ＳＲＤ２は９組のセレクタの第３の各セレクタへ共
通に、ＳＲＤ３は９組のセレクタの第４の各セレクタへ
共通に入力し、通常メモリリードデータ(ＭＲＤ)３６ビ
ットは、それぞれ個別のセレクタへ入力する。切替位置
情報９ビットを９組のセレクタのセレクト条件とし、１
組４ビットがスペア切替リードデータ(ＳＲＤ)と置き替
わる。

【０００９】

【発明が解決しようとする課題】メモリ素子の集積度向
上はめざましく、同一の装置で、複数種のビット幅のメ
モリ素子に対応できることが望ましいが、従来の記憶装
置では、この点については考慮されていない。

【００１０】本発明の目的は、複数種のメモリ素子ビッ
ト幅のメモリ部に対して、共通なデータ制御部を使える
ようにすることにある。

【００１１】本発明の他の目的は、データ制御部を、対
応させるメモリ素子ビット幅毎の交替データ切替回路す
べてを用意する場合よりも簡単な論理にすることにあ
る。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、通常メモリに加え予備メモリを具備した
メモリ部と、通常メモリのメモリ素子の障害時に、該障
害通常メモリ素子に替えて上記予備メモリのメモリ素子
を使用するための書き込み用と読み出し用の交替データ
切替回路を有するデータ制御部とからなる記憶装置にお
いて、記憶装置に使用されているメモリ素子のビット幅
を指定するメモリ素子ビット幅信号と通常メモリの障害
位置を指定する障害位置信号を入力して書き込み時の切
替位置信号を出力する書き込み用切替位置生成回路と、
該書き込み時の切替位置信号と書き込みデータを入力し
てスペアライトデータを出力する書き込み用交替データ
切替マルチ回路と、該スペアライトデータと前記メモリ
素子ビット幅信号を入力してメモリスペアライトデータ
を予備メモリへ出力する書き込み用交替データ位置変換
回路と、予備メモリから読み出されたメモリスペアリー
ドデータと前記メモリ素子ビット幅信号を入力してスペ
アリードデータを出力する読み出し用交替データ位置変
換回路と、前記メモリ素子ビット幅信号と障害位置信号
を入力して読み出し時の切替位置信号を出力する読み出
し用切替位置生成回路と、通常メモリからのリードデー
タと前記スペアリードデータと前記読み出し時の切替位
置信号とを入力し障害による誤りを訂正したリードデー
タを出力する読み出し用交替データ切替マルチ回路とを
有するデータ制御部を備えるようにしている。

【００１３】

【作用】上記手段により、複数種のメモリ素子ビット幅
のうち、メモリに使用されているメモリ素子ビット幅に
対応して、交替データビット数を設定することができ、
メモリ部に使用されているメモリ素子のメモリ素子ビッ
ト幅に応じた予備メモリへの交替データの書き込み及び
読み出した交替データによるリードデータの修正が簡単
な回路構成により可能になる。また、基本的なセレクタ
回路を共通に使用できるので、複数種のメモリ素子のビ
ット幅毎の交替データ切替回路を夫々配置する構成に比
較して構成をより簡単なものにすることができる。

【００１４】

【実施例】本発明の実施例について、図３、４、５、６
により以下詳細に説明する。本実施例は、上記従来例と
同様にデータ制御部Ａとメモリ部Ｂからなる構成である
が、メモリ素子ビット幅が４、８、１６ビットに共通に
対応可能とした記憶装置である。図３は、本発明の一実
施例のブロック図であり、従来例図１の書き込み用と読
み出し用の交替データ切替回路１１、６を交替データ切
替マルチ回路１１’、６’に置き換え、さらに、交替デ
ータ位置変換回路１２、９と切替位置生成回路１６、１
０を加えたものである。書き込み動作時の書き込みデー
タの通常メモリへの書き込みは従来技術と同様に行なわ
れる。書き込み動作時の予備メモリへのデータの流れ
は、書き込み用交替データ切替マルチ回路１１’の出力
データが書き込み用交替データ位置変換回路１２で変換
された後、デマルチプレクサ(ＤＭＰＸ)１３に入力さ
れ、スペアライトデータレジスタ１４を経て、予備メモ
リ１５に書き込まれる。読み出し動作時には、予備メモ
リからスペアリードデータレジスタ１８を経て、マルチ
プレクサ(ＭＰＸ)１７に入力され、該マルチプレクサ
(ＭＰＸ)１７からのデータは、読み出し用交替データ位
置変換回路９で変換された後、読み出し用交替データ切
替マルチ回路６’に入力される。

【００１５】図４に、書き込み用（ａ）、読み出し用
（ｂ）の交替データ切替マルチ回路１１’、６’の詳細
図を示す。図４のセレクタ構成は、図２Ｃと同じである
が、図２Ｃの書き込み用（ａ）では、９ビットの切替位
置信号（０〜８）を、４個の９対１セレクタに共通に入
力しているのに対し、図４の（ａ）では、９対１セレク
タ０には切替位置信号（０，４，８，…３２）、同じく
１には切替位置信号（１，５，９，…３３）、同じく２
には切替位置信号（２，６，１０，…３４）、同じく３
には切替位置信号（３，７，１１，…３５）を入力して
いる。また、図２Ｃの読み出し用（ｂ）では、２対１セ
レクタ０〜３には切替位置信号０、同じく４〜７には切
替位置信号１、以下同様にして、２対１セレクタ３２〜
３５には切替位置信号８を入力しているのに対し、図４
の読み出し用（ｂ）では２対１セレクタ０には切替位置
信号０、２対１セレクタ１には切替位置信号１、以下同
様にして、２対１セレクタ３５には切替位置信号３５を
夫々入力している。

【００１６】図５は、図３の切替位置生成回路１０、１
６に共通に使用可能な回路の詳細図であり、入力を障害
位置信号とメモリ素子ビット幅信号とし、出力を切替位
置信号とするＡＮＤ／ＯＲから成る論理回路であり、障
害位置信号４つ毎に夫々ＡＮＤ／ＯＲ論理回路が設けら
れる。入力のメモリ素子ビット幅信号は、メモリ素子ビ
ット幅が４ビットのときメモリ素子ビット幅信号０が
‘１'（この回路の場合、メモリ素子ビット幅信号０の
入力を省略しても問題はない）、８ビット幅のときメモ
リ素子ビット幅信号１が‘１'、１６ビット幅のときメ
モリ素子ビット幅信号２が‘１'となるものとしてい
る。４ビット幅の場合、１ビットが‘１'になる障害位
置信号３６ビットを入力とし、そのまま切替位置信号３
６ビットとして出力とする。８ビット幅の場合、２ビッ
トずつの１８組のうち１組の２ビットのいずれかが
‘１'になる障害位置信号３６ビットを入力とし、‘１'
となった組の２ビットがすべて‘１'になる切替位置信
号３６ビットを出力とする。１６ビット幅の場合、４ビ
ットずつの９組のうち１組の４ビットのいずれかが
‘１'になる障害位置信号３６ビットを入力とし、‘１'
となった組の４ビットがすべて‘１'になる切替位置信
号３６ビットを出力とする。

【００１７】図４（ａ）の書き込み用交替データ切替マ
ルチ回路１１’は、ライトデータ(ＷＤ)３６ビットと書
き込み用切替位置生成回路１６から上記図５で説明した
ようにして得られる切替位置信号３６ビットを入力と
し、スペアライトデータ(ＳＷＤ)を書き込み用交替デー
タ位置変換回路１２へ出力する。４ビット幅の場合、１
ビットが‘１'になる３６ビットの切替位置信号により
ライトデータ(ＷＤ)３６ビット中の１ビットが交替デー
タとして選択されスペアライトデータ４ビット(ＳＷＤ
０〜３)中の１ビットに出力される。８ビット幅の場
合、２ビット対１組が‘１'になる３６ビットの切替位
置信号によりライトデータ(ＷＤ)３６ビット中の２ビッ
ト対１組が交替データとして選択されスペアライトデー
タのＳＷＤ０、１または、ＳＷＤ２、３のいずれかに出
力される。１６ビット幅の場合、４ビット対１組が
‘１'になる３６ビットの切替位置信号によりライトデ
ータ(ＷＤ)３６ビット中の４ビット対１組が交替データ
として選択されスペアライトデータ４ビット(ＳＷＤ０
〜３)に出力される。

【００１８】図６(ａ)は、図３の書き込み用の交替デー
タ位置変換回路１２の詳細図である。図６(ａ)におい
て、入力は、書き込み用交替データ切替マルチ回路１
１’からのスペアライトデータ(ＳＷＤ)とメモリ素子ビ
ット幅信号で、デマルチプレクサ(ＤＭＰＸ)１３へのメ
モリスペアライトデータ(ＭＳＷＤ)を出力する。４ビッ
ト幅の場合、入力ＳＷＤ０、ＳＷＤ１、ＳＷＤ２、ＳＷ
Ｄ３の論理和をＭＳＷＤ０に出力する。８ビット幅の場
合、入力ＳＷＤ０とＳＷＤ２、ＳＷＤ１とＳＷＤ３の２
組の論理和をそれぞれＭＳＷＤ０、ＭＳＷＤ１に出力す
る。１６ビット幅の場合、入力ＳＷＤ０、ＳＷＤ１、Ｓ
ＷＤ２、ＳＷＤ３を、そのままＭＳＷＤ０、ＭＳＷＤ
１、ＭＳＷＤ２、ＭＳＷＤ３に出力する。

【００１９】図６(ｂ)は、図３の読み出し用の交替デー
タ位置変換回路９を示す。図６(ｂ)において、入力は、
マルチプレクサ(ＭＰＸ)１７からのメモリスペアリード
データ(ＭＳＲＤ)で、メモリ素子ビット幅信号により変
換され、スペアリードデータ(ＳＲＤ)を読み出し用交替
データ切替マルチ回路６’へ出力する。４ビット幅の場
合、有効な入力データはＭＳＲＤ０の１ビットで、それ
を４ビットに広げてＳＲＤ０、ＳＲＤ１、ＳＲＤ２、Ｓ
ＲＤ３に出力する。８ビット幅の場合、有効な入力デー
タはＭＳＲＤ０、ＭＳＲＤ１の２ビットで、ＭＳＲＤ０
をＳＲＤ０、ＳＲＤ２に、ＭＳＲＤ１をＳＲＤ１、ＳＲ
Ｄ３に出力する。１６ビット幅の場合、有効な入力はＭ
ＳＲＤ０、ＭＳＲＤ１、ＭＳＲＤ２、ＭＳＲＤ３の４ビ
ットで、それをそのままＳＲＤ０、ＳＲＤ１、ＳＲＤ
２、ＳＲＤ３に出力する。

【００２０】図４（ｂ）の読み出し用交替データ切替マ
ルチ回路６’は、通常メモリリードデータ(ＭＲＤ)３６
ビットと図６（ｂ）の読み出し用交替データ位置変換回
路９から上記のようにして得られるスペアリードデータ
(ＳＲＤ)４ビットと、図５の読み出し用切替位置生成回
路１０から前述のようにして得られる切替位置信号３６
ビットを入力として、障害による誤りを訂正したリード
データ(ＲＤ)３６ビットを出力する。４ビット幅の場
合、入力のスペアリードデータ(ＳＲＤ)４ビットは、す
べて同じデータである。一方、１ビットが‘１'になる
３６ビットの切替位置信号により、３６個の２対１セレ
クタの内の１セレクタのみ選択されるため、１ビットの
交替データ切替となる。８ビット幅の場合、入力のスペ
アリードデータ(ＳＲＤ)２ビットずつが同じデータであ
る。一方、２ビット対１組が‘１'になる３６ビットの
切替位置信号により、３６個の２対１セレクタの内２セ
レクタが選択されるため、２ビットの交替データ切替と
なる。１６ビット幅の場合、入力のスペアリードデータ
(ＳＲＤ)４ビットに対し、４ビット対１組が‘１'にな
る３６ビットの切替位置信号により、３６個の２対１セ
レクタの内４セレクタが選択されるため、４ビットの交
替データ切替となる。

【００２１】以上の構成により、従来技術のようにメモ
リ素子ビット幅が替わる度にデータ制御部Ａを替える必
要がなく、４、８、１６のメモリ素子ビット幅のいずれ
の場合にも対応できる。しかも、データ制御部Ａに図２
Ａ、図２Ｂ、図２Ｃのすべての回路を設けなくとも４、
８、１６メモリ素子ビット幅のいずれの場合にも対応す
ることができる。

【００２２】

【発明の効果】本発明によれば、共通のデータ制御部で
メモリ部の複数種のメモリ素子ビット幅に対応して交替
データ切替ができる効果がある。さらに、交替データ切
替回路を最大メモリ素子ビット幅対応の交替データ切替
回路にし、交替データ位置変換回路と切替位置生成回路
を設けることで、複数種のメモリ素子のビット幅毎の交
替データ切替回路を置く構成より論理を簡単にできる効
果がある。

【図面の簡単な説明】

【図１】従来の予備メモリを有する記憶装置を説明する
ブロック図である。

【図２Ａ】４ビット幅メモリ素子対応の書き込み用と読
み出し用の交替データ切替回路を示す図である。

【図２Ｂ】８ビット幅メモリ素子対応の書き込み用と読
み出し用の交替データ切替回路を示す図である。

【図２Ｃ】１６ビット幅メモリ素子対応の書き込み用と
読み出し用の交替データ切替回路を示す図である。

【図３】本発明の一実施例を示すブロック図である。

【図４】書き込み用と読み出し用の交替データ切替マル
チ回路の構成を示す図である。

【図５】書き込み用と読み出し用の切替位置生成回路に
共通に使用できる切替位置生成回路の構成を示す図であ
る。

【図６】書き込み用と読み出し用の交替データ位置変換
回路の構成を示す図である。

【符号の説明】

１ライトデータレジスタ２、１３デマルチプレクサ(ＤＭＰＸ) ３メモリライトデータレジスタ４通常メモリ５リードデータレジスタ６読み出し用交替データ切替回路６’ 読み出し用交替データ切替マルチ回路７、１７マルチプレクサ(ＭＰＸ) ８メモリリードデータレジスタ９読み出し用交替データ位置変換回路１０読み出し用切替位置生成回路１１書き込み用交替データ切替回路１１’ 書き込み用交替データ切替マルチ回路１２書き込み用交替データ位置変換回路１４スペアライトデータレジスタ１５予備メモリ１６書き込み用切替位置生成回路１８スペアリードデータレジスタ

Claims

【特許請求の範囲】

【請求項１】通常メモリに加え予備メモリを具備した
メモリ部と、通常メモリのメモリ素子の障害時に、該障
害通常メモリ素子に替えて上記予備メモリのメモリ素子
を使用するための書き込み用と読み出し用の交替データ
切替回路を有するデータ制御部とからなる記憶装置にお
いて、記憶装置に使用されているメモリ素子のビット幅を指定
するメモリ素子ビット幅信号と通常メモリの障害位置を
指定する障害位置信号を入力して書き込み時の切替位置
信号を出力する書き込み用切替位置生成回路と、該書き
込み時の切替位置信号と書き込みデータを入力してスペ
アライトデータを出力する書き込み用交替データ切替マ
ルチ回路と、該スペアライトデータと前記メモリ素子ビ
ット幅信号を入力してメモリスペアライトデータを予備
メモリへ出力する書き込み用交替データ位置変換回路
と、予備メモリから読み出されたメモリスペアリードデータ
と前記メモリ素子ビット幅信号を入力してスペアリード
データを出力する読み出し用交替データ位置変換回路
と、前記メモリ素子ビット幅信号と障害位置信号を入力
して読み出し時の切替位置信号を出力する読み出し用切
替位置生成回路と、通常メモリからのリードデータと前
記スペアリードデータと前記読み出し時の切替位置信号
とを入力し障害による誤りを訂正したリードデータを出
力する読み出し用交替データ切替マルチ回路とを有する
データ制御部を備える記憶装置。