CN113012748A - 修复分析电路及包括其的存储器 - Google Patents

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Abstract

本申请公开了一种修复分析电路及包括其的存储器。存储器可以包括第一修复分析电路，其适用于当输入故障地址与已经储存在第一修复分析电路中的故障地址不同时储存输入故障地址，并且当第一修复分析电路的储存容量已满时，将输入故障地址作为第一传送故障地址输出；以及第二修复分析电路，其适用于当第一传送故障地址与已经储存在第二修复分析电路中的故障地址不同时，储存第一传送故障地址。

Description

修复分析电路及包括其的存储器
相关申请的交叉引用
本申请要求2019年12月20日提交的申请号为10-2019-0171654的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
技术领域
本专利文件涉及一种存储器，更具体而言，涉及存储器的修复分析电路。
背景技术
在存储器半导体工业的初始阶段，许多原始的良好裸片已经分布在晶圆上，每个良好裸片在经过半导体制造工艺的存储芯片中没有缺陷单元。然而，存储器容量的增大使得难以制造没有缺陷单元的存储芯片。当前，几乎没有可能性制造这种存储芯片。
为了克服这种情况，已经提出了一种安装有备用存储器，即用于修复(替换)有缺陷单元的冗余存储器的方法。为了修复有缺陷单元，需要通过测试来检测有缺陷单元。然后，需要分析和储存检测到的有缺陷单元。近来，用于分析和储存所发现的有缺陷单元的信息的修复分析电路被安装在存储器中。
发明内容
各种实施例针对能够利用有效的方法来分析和储存故障地址的技术。
在一个实施例中，一种存储器可以包括：第一修复分析电路，其适用于当输入故障地址与已经储存在第一修复分析电路中的故障地址不同时，储存输入故障地址，并且当第一修复分析电路的储存容量已满时，将输入故障地址作为第一传送故障地址输出；以及第二修复分析电路，其适用于当第一传送故障地址与已经储存在第二修复分析电路中的故障地址不同时，储存第一传送故障地址。
在一个实施例中，一种存储器可以包括：第一修复分析电路至第四修复分析电路；以及控制电路，其适用于：在第一模式中，控制第一修复分析电路至第四修复分析电路储存存储器内的不同区域的故障地址；以及在第二模式中，控制第一修复分析电路和第二修复分析电路储存指示存储器内的一个区域的故障地址，并控制第三修复分析电路和第四修复分析电路储存指示存储器内的另一区域的故障地址。
在一个实施例中，一种存储器可以包括：控制电路，其适用于接收包括一个或更多个地址的地址集合和指示地址集合是否为故障的故障信息，并且生成第一故障信息至第四故障信息以及第一选择信号至第三选择信号；第一修复分析电路，其适用于接收地址集合和第一故障信息，当地址集合中的由第一故障信息指定的故障地址与已经储存在第一修复分析电路中的故障地址不同时，储存地址集合中的由第一故障信息指定的故障地址，以及生成指示第一修复分析电路由于容量限制而未进行储存的故障地址的第一传送故障信息；第一选择电路，其适用于响应于第一选择信号而选择并输出第二故障信息和第一传送故障信息中的一个；第二修复分析电路，其适用于接收由第一选择电路选择的故障信息和地址集合，当地址集合中的由第一选择电路选择的故障信息指定的故障地址与已经储存在第二修复分析电路中的故障地址不同时，储存地址集合中的由第一选择电路选择的故障信息指定的故障地址，以及生成指示第二修复分析电路由于容量限制而未进行储存的故障地址的第二传送故障信息；第二选择电路，其适用于响应于第二选择信号而选择并输出第三故障信息和第二传送故障信息中的一个；第三修复分析电路，其适用于接收由第二选择电路选择的故障信息和地址集合，当地址集合中的由第二选择电路选择的故障信息指定的故障地址与已经储存在第三修复分析电路中的故障地址不同时，储存地址集合中的由第二选择电路选择的故障信息指定的故障地址，以及生成指示第三修复分析电路由于容量限制而未进行储存的故障地址的第三传送故障信息；第三选择电路，其适用于响应于第三选择信号而选择并输出第四故障信息和第三传送故障信息中的一个；以及第四修复分析电路，其适用于接收由第三选择电路选择的故障信息和地址集合，并且当地址集合中的由第三选择电路选择的故障信息指定的故障地址与已经储存在第四修复分析电路中的故障地址不同时，储存地址集合中的由第三选择电路选择的故障信息指定的故障地址。
在一个实施例中，一种修复分析电路可以包括：第一修复地址寄存器至第X修复地址寄存器，所述第一修复地址寄存器至第X修复地址寄存器中的每个适用于将故障地址储存在其中，其中X是等于或大于2的整数；以及冗余检查电路，其适用于接收包括一个或更多个地址的输入地址集合和指示输入地址集合是否为故障的输入故障信息，并且检查在输入地址集合内的故障地址是否与已经储存在第一修复地址寄存器至第X修复地址寄存器中的故障地址中的一个相同，其中，当确定输入地址集合内的故障地址与已经储存在第一修复地址寄存器至第X修复地址寄存器中的故障地址中的一个不同时，将相应的故障地址储存在第一修复地址寄存器至第X修复地址寄存器之中的空修复地址寄存器中。
在一个实施例中，一种存储器可以包括：第一级电路，其适用于储存或旁通(bypass)还未储存在其中的第一信号，当第一级电路的储存区充满信号时，将第一信号旁通；一个或更多个中间级电路，所述一个或多个中间级电路中的每个适用于储存或旁通选择信号，所述选择信号在来自前一级电路的旁通信号与相应信号之间并且还未储存在其中，当中间级电路的储存区充满信号时将选择信号旁通；以及最后一级电路，其适用于储存选择信号，所述选择信号在来自前一级电路的旁通信号与最后一个信号之间并且还未储存在其中。
根据本实施例，存储器和修复分析电路可以有效地分析和储存故障地址。
附图说明
图1是图示根据一个实施例的存储器的配置图。
图2是图示由模式信息选择的模式的标题和模式的描述的图表。
图3是图示根据模式和通道选择信息而如何生成第一选择信号至第三选择信号以及如何利用第一修复分析电路至第四修复分析电路的图表。
图4是图示控制电路如何根据模式和通道选择信息而生成第一故障信息、第二故障信息、第三故障信息和第四故障信息的图表。
图5是图示图1的第一修复分析电路的实施例的配置图。
图6是图示图5的掩蔽单元的实施例的配置图。
图7至图10是图示冗余检查电路的实施例的配置图。
图11是图示图7的冗余检查单元的实施例的配置图。
图12是图示图5的寄存器阵列的实施例的配置图。
图13是图示图12的第一修复地址寄存器的实施例的配置图。
图14是图示图5的传送地址寄存器的实施例的配置图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本发明可以采用不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将完整和全面，并且将向本领域技术人员充分地传达本发明的范围。
图1是图示根据一个实施例的存储器的配置图。图1仅图示了存储器中与修复地址的分析和储存有关的部分。
在下文中，存储器具有四个通道，但是可以利用任何数量的通道。这里，通道是独立于另一个系统的一个系统。通道可以响应于命令、地址和数据而独立地操作，所述命令、地址和数据独立于其它命令、地址和数据。例如，4通道存储器可以被认为包括四个彼此独立操作的存储器。此外，每个通道包括两个存储排，并且每个存储排包括四个存储体，但是可以利用任何数量的存储排和存储体。即，存储器包括四个通道，并且每个通道包括八个存储体。然而，上述示例是为了便于描述，并且可以不同地设定通道、存储排和存储体的数量。
如图1所示，存储器包括：控制电路110、第一修复分析电路121至第四修复分析电路124以及第一选择电路131至第三选择电路133。
控制电路110可以控制第一修复分析电路121至第四修复分析电路124的操作。控制电路110的控制操作可以根据模式采用不同的方式来执行。控制电路110可以接收地址集合CMP_ADDR[3:0][N:1]、故障信息CMP_FAIL[3:0][a:d]、模式信息BIRA_MODE[2:0]和通道选择信息CH_SEL[1:0]。这里，地址集合CMP_ADDR[3:0][N:1]和故障信息CMP_FAIL[3:0][a:d]可以是通过由诸如内置自测试(Built-In Self Test，BIST)电路的测试电路进行测试所获得的结果，并且模式信息BIRA_MODE[2:0]和通道选择信息CH_SEL[1:0]可以是在测试操作期间通过设定所确定的信息。
故障信息CMP_FAIL[3:0][a:d]是指示地址集合CMP_ADDR[3:0][N:1]是否为故障的信息。即，在地址集合CMP_ADDR[3:0][N:1]内并且由故障信息CMP_FAIL[3:0][a:d]指定为故障的地址可以是故障地址。在故障信息CMP_FAIL[3:0][a:d]中，[3:0]可以表示四个端口0至3，并且[a:d]可以表示四个通道A至D。地址集合CMP_ADDR[3:0][N:1]可以指示被输入至各个端口0至3的N比特位地址。N比特位地址可以包括1比特位存储排地址、2比特位存储体地址和(N-3)比特位正常地址(存储体地址的低序(low-order)地址)。当故障信息CMP_FAIL[3:0][a:d]的CMP_FAIL[2][b]具有值“1”时，其可以指示被输入至端口2的N比特位地址CMP_ADDR[2][N:1]为通道B的故障地址。当故障信息CMP_FAIL[3:0][a:d]的CMP_FAIL[2][b]具有值“0”时，其可以指示被输入至端口2的N位地址CMP_ADDR[2][N:1]不为通道B的故障地址。类似地，当CMP_FAIL[0][a]具有值“1”时，其可以指示被输入至端口0的N比特位地址CMP_ADDR[0][N:1]为通道A的故障地址。
模式信息BIRA_MODE[2:0]可以由三比特位组成，并且用于指示六个操作模式中的一个操作模式。通道选择信息CH_SEL[1:0]可以由两比特位组成，并且在六个操作模式的某些模式中用于选择在通道A至D之中的一个或更多个通道。
控制电路110可以输出地址集合CMP_ADDR0[3:0][N:1]、CMP_ADDR1[3:0][N:1]、CMP_ADDR2[3:0][N:1]和CMP_ADDR3[3:0][N:1]、第一故障信息至第四故障信息CMP_FAIL0[3:0]、CMP_FAIL1[3:0]、CMP_FAIL2[3:0]和CMP_FAIL3[3:0]以及第一选择信号MUX1至第三选择信号MUX3。从控制电路110输出的地址集合CMP_ADDR0[3:0][N:1]、CMP_ADDR1[3:0][N:1]、CMP_ADDR2[3:0][N:1]和CMP_ADDR3[3:0][N:1]中的每个可以与被输入至控制电路110的地址集合CMP_ADDR[3:0][N:1]相同。由于从控制电路110输出的第一故障信息至第四故障信息CMP_FAIL0[3:0]、CMP_FAIL1[3:0]、CMP_FAIL2[3:0]和CMP_FAIL3[3:0]经由被输入至控制电路110的故障信息CMP_FAIL[3:0][a:d]生成，因此可以根据模式来改变第一故障信息至第四故障信息CMP_FAIL0[3:0]、CMP_FAIL1[3:0]、CMP_FAIL2[3:0]和CMP_FAIL3[3:0]。第一选择信号MUX1至第三选择信号MUX3可以是用于控制第一选择信号131至第三选择电路133的选择操作的信号。
第一修复分析电路至第四修复分析电路121至124中的每个可以在输入故障地址与已经储存在其中的故障地址不同时，储存输入故障地址，并且当修复分析电路的储存容量已满时，即，不能再储存任何故障地址时，将输入故障地址作为传送故障地址输出或旁通(bypass)。例如，第一修复分析电路121可以在由第一故障信息CMP_FAIL0[3:0]和地址集合CMP_ADDR0[3:0][N:1]指示的故障地址与储存在其中的故障地址不同时储存故障地址，并且当第一修复分析电路121的储存容量已满时，将故障地址作为传送故障地址输出。此时，可以采用第一传送故障信息BIRA0_TR_FAIL[3:0]和第一传送地址集合BIRA0_TR_ADDR[3:0][N:1]的形式输出传送故障地址。
第一选择电路131至第三选择电路133可以响应于第一选择信号MUX1至第三选择信号MUX3而执行选择操作。例如，当第一选择信号MUX1具有值“1”时，第一选择电路131可以将从第一修复分析电路121输出的第一传送故障信息BIRA0_TR_FAIL[3:0]和第一传送地址集合BIRA0_TR_ADDR[3:0][N:1]传送至第二修复分析电路122，而当第一选择信号MUX1具有值“0”时，第一选择电路131可以将从控制电路110输出的第二故障信息CMP_FAIL1[3:0]和地址集合CMP_ADDR1[3:0][N:1]传送至第二修复分析电路122。
图2是示出由模式信息BIRA_MODE[2:0]选择的模式的标题和模式的描述的图表。当模式信息BIRA_MODE[2:0]为“000”时，设定1通道存储体模式1CH_BANK。在这种模式中，每个存储体一个修复分析电路用于一个选中的通道，而与存储排无关。当模式信息BIRA_MODE[2:0]为“001”时，设定1通道1存储排模式1CH_RANK。在这种模式中，每个存储排两个修复分析电路用于一个选中的通道。当模式信息BIRA_MODE[2:0]为“010”时，设定1通道全模式1CH_ALL。在这种模式中，一个选中的通道利用全部的四个修复分析电路。当模式信息BIRA_MODE[2:0]为“011”时，设定2通道存储排模式2CH_RANK。在这种模式中，每个存储排一个修复分析电路用于两个选中的通道。当模式信息BIRA_MODE[2:0]为“100”时，设定2通道全模式2CH_ALL。在这种模式中，两个修复分析电路用于两个选中的通道中的每个。当模式信息BIRA_MODE[2:0]为“101”时，设定4通道全模式4CH_ALL。在这种模式中，所有通道中的每个利用一个修复分析电路。
图3是示出根据模式和通道选择信息CH_SEL[1:0]而如何生成第一选择信号MUX1至第三选择信号MUX3以及如何利用第一修复分析电路121至第四修复分析电路124的图表。
图3示出了在1通道存储体模式1CH_BANK中，由通道选择信息CH_SEL[1:0]选择的通道利用每个存储体一个修复分析电路。例如，当在1通道存储体模式1CH_BANK中通道选择信息CH_SEL[1:0]为“10”时，可以选择通道C，所述通道C的第零存储体CHC BANK0可以利用第一修复分析电路121(在图3中用“BIRA0”指示)，通道C的第一存储体CHC BANK1可以利用第二修复分析电路122(在图3中由“BIRA1”指示)，通道C的第二存储体CHC BANK2可以利用第三修复分析电路123(由图3中的“BIRA2”指示)，以及通道C的第三存储体CHC BANK3可以利用第四修复分析电路124(由图3中的“BIRA3”指示)。由于在1通道存储体模式1CH_BANK中第一选择信号MUX1至第三选择信号MUX3为“000”，因此第一修复分析电路121至第四修复分析电路124可以独立地操作。
在1通道存储排模式1CH_RANK中，由于第一选择信号MUX1至第三选择信号MUX3为“101”，因此第一修复分析电路121和第二修复分析电路122可以如同一个修复分析电路一样操作，并且第三修复分析电路123和第四修复分析电路124可以如同一个修复分析电路一样操作。即，第二修复分析电路122可以接收并储存第一修复分析电路121不储存的故障地址，并且第四修复分析电路124可以接收并储存第三修复分析电路123不储存的故障地址。在1通道存储排模式1CH_RANK中，由通道选择信息CH_SEL[1:0]选择的通道可以利用每个存储排两个修复分析电路。例如，当在1通道存储排模式1CH_RANK中通道选择信息CH_SEL[1:0]为“01”时，可以选择通道B，所述通道B的第零存储排CHB RANK0可以利用第一修复分析电路121和第二修复分析电路122(“BIRA0”和“BIRA1”)，并且通道B的第一存储排CHB RANK1可以利用第三修复分析电路123和第四修复分析电路124(“BIRA2”和“BIRA3”)。
在1通道全模式1CH_ALL中，由于第一选择信号MUX1至第三选择信号MUX3为“111”，因此第一修复分析电路121至第四修复分析电路124可以如同一个修复分析电路一样操作。即，第一修复分析电路121至第四修复分析电路124可以串联耦接，以储存被输入至第一修复分析电路121的故障地址。在1通道全模式1CH_ALL中，由通道选择信息CH_SEL[1:0]选择的通道可以利用四个修复分析电路。例如，当在1通道全模式1CH_ALL中通道选择信息CH_SEL[1:0]为“11”时，可以选择通道D，以利用第一修复分析电路121至第四修复分析电路124(“BIRA0”/“BIRA1”/“BIRA2”/“BIRA3”)。
在2通道存储排模式2CH_RANK中，由于第一选择信号MUX1至第三选择信号MUX3为“000”，因此第一修复分析电路121至第四修复分析电路124可以独立地操作。在2通道存储排模式2CH_RANK中，针对由通道选择信息CH_SEL[1:0]选择的两个通道中的每个通道的两个存储排中的每个存储排可以利用一个修复分析电路。例如，当在2通道存储排模式2CH_RANK中通道选择信息CH_SEL[1:0]为“10”时，可以选择通道A和通道C，所述通道A的第零存储排CHA RANK0可以利用第一修复分析电路121(“BIRA0”)，通道A的第一存储排CHA RANK1可以利用第二修复分析电路122(“BIRA1”)，通道C的第零存储体CHC RANK0可以利用第三修复分析电路(“BIRA2”)，以及通道C的第一存储排CHC RANK1可以利用第四修复分析电路124(“BIRA3”)。
在2通道全模式2CH_ALL中，由于第一选择信号MUX1至第三选择信号MUX3为“101”，因此第一修复分析电路121和第二修复分析电路122可以如同一个修复分析电路一样操作，并且第三修复分析电路123和第四修复分析电路124可以如同一个修复分析电路一样操作。在2通道全模式2CH_ALL中，由通道选择信息CH_SEL[1:0]选择的两个通道中的每个都可以利用两个修复分析电路。例如，当在两通道全模式2CH_ALL中通道选择信息CH_SEL[1:0]为“00”时，可以选择通道A和通道B，所述通道A可以利用第一修复分析电路121和第二修复分析电路122(“BIRA0”和“BIRA1”)，并且通道B可以利用第三修复分析电路123和第四修复分析电路124(“BIRA2”和“BIRA3”)。
在4通道全模式4CH_ALL中，由于第一选择信号MUX1至第三选择信号MUX3为“000”，因此第一修复分析电路121至第四修复分析电路124可以独立地操作。在4通道全模式4CH_ALL中，通道选择信息CH_SEL[1:0]可以被处理为“无关信息”，并且四个通道中的每个可以利用一个修复分析电路。即，通道A可以利用第一修复分析电路121(“BIRA0”)，通道B可以利用第二修复分析电路122(“BIRA1”)，通道C可以利用第三修复分析电路123(“BIRA2”)，以及通道D可以利用第四修复分析电路124(“BIRA3”)，而与通道选择信息CH_SEL[1:0]无关。
图4是示出控制电路110如何根据模式和通道选择信息CH_SEL[1:0]而生成第一故障信息至第四故障信息CMP_FAIL0[3:0]、CMP_FAIL1[3:0]、CMP_FAIL2[3:0]和CMP_FAIL3[3:0]的图表。
在图4中，符号“&”表示仅当选择写在符号“&”右侧的区域时，在符号“&”左侧的信息被激活。例如，当CMP_FAIL0[3:0]为CMP_FAIL[3:0][a]&BANK0时，在由地址集合CMP_ADDR[3:0][N:1]选择第零存储体的情况下，CMP_FAIL0[3:0]为CMP_FAIL[3:0][a]，但是在由地址集合选择另一个存储体而不是第零存储体的情况下，则CMP_FAIL0[3:0]可以被去激活为“0000”。具体地，当第零存储体被地址集合的CMP_ADDR[3][N:1]选择，而未被地址集合的CMP_ADDR[0][N:1]、CMP_ADDR[1][N:1]和CMP_ADDR[2][N:1]选择时，CMP_FAIL0[3]可以是CMP_FAIL[3][a]，而CMP_FAIL0[0]可以是“0”，CMP_FAIL0[1]可以是“0”，并且CMP_FAIL0[2]可以是“0”。
在1通道存储体模式1CH_BANK中，由于由通道选择信息CH_SEL[1:0]选择的通道利用每个存储体一个修复分析电路，因此在故障信息CMP_FAIL[3:0][a:d]之中的选中通道的故障信息可以与对应的存储体进行“&”，以生成第一故障信息至第四故障信息CMP_FAIL0[3:0]、CMP_FAIL1[3:0]、CMP_FAIL2[3:0]和CMP_FAIL3[3:0]。例如，当由于在1通道存储体模式1CH_BANK中通道选择信息CH_SEL[1:0]为“00”而选择通道A时，可以将第一故障信息CMP_FAIL0[3:0]生成为CMP_FAIL[3:0][a]&BANK0，可以将第二故障信息CMP_FAIL1[3:0]生成为CMP_FAIL[3:0][a]&BANK1，可以将第三故障信息CMP_FAIL2[3:0]生成为CMP_FAIL[3:0][a]&BANK2，以及可以将第四故障信息CMP_FAIL3[3:0]生成为CMP_FAIL[3:0][a]&BANK3。即，可以将通道A的第零存储体的故障信息传送至第一修复分析电路121，可以将通道A的第一存储体的故障信息传送至第二修复分析电路122，可以将通道A的第二存储体的故障信息传送至第三修复分析电路123，以及可以将通道A的第三存储体的故障信息传送至第四修复分析电路124。
在1通道存储排模式1CH_RANK中，第一修复分析电路121和第二修复分析电路122可以如同一个修复分析电路一样操作，并且第三修复分析电路123和第四修复分析电路124可以如同一个修复分析电路一样操作。因此，可以不利用第二故障信息CMP_FAIL1[3:0]和第四故障信息CMP_FAIL3[3:0]。即，不需要生成第二故障信息CMP_FAIL1[3:0]和第四故障信息CMP_FAIL3[3:0]。由于在1通道存储排模式1CH_RANK中由通道选择信息CH_SEL[1:0]选择的通道利用每个存储排两个修复分析电路，因此在故障信息CMP_FAIL0[3:0][a:d]之中选中的通道的故障信息可以与第零存储排进行“&”，以生成第一故障信息CMP_FAIL0[3:0]，并且选中的通道的故障信息可以与第一存储排进行“&”，以生成第三故障信息CMP_FAIL2[3:0]。例如，当由于通道选择信息CH_SEL[1:0]为“10”而在1通道存储排模式1CH_RANK中选择通道C时，可以将第一故障信息CMP_FAIL0[3:0]生成为CMP_FAIL[3:0][c]&RANK0，并且可以将第三故障信息CMP_FAIL2[3:0]生成为CMP_FAIL[3:0][c]&RANK1。即，可以将通道C的第零存储排的故障信息传送至第一修复分析电路121，并且可以将通道C的第一存储排的故障信息传送至第三修复分析电路123。
在1通道全模式1CH_ALL中，由于第一修复分析电路121至第四修复分析电路124如同一个修复分析电路一样操作，因此可以仅利用第一故障信息CMP_FAIL0[3:0]，而可以不利用其它片段的故障信息CMP_FAIL1[3:0]、CMP_FAIL2[3:0]和CMP_FAIL3[3:0]。由于在1通道全模式1CH_ALL中选中的通道利用四个修复分析电路121至124而与存储排和存储体无关，因此可以将第一故障信息CMP_FAIL0[3:0]生成为与从故障信息CMP_FAIL[3:0][a:d]中由通道选择信息CH_SEL[1:0]选择的故障信息相同的信息。例如，当由于在1通道全模式1CH_ALL中通道选择信息CH_SEL[1:0]为“11”而选择通道D时，可以将第一故障信息CMP_FAIL0[3:0]生成为CMP_FAIL[3:0][d]。即，可以将通道D的故障信息传送至第一修复分析电路121。
在2通道存储排模式2CH_RANK中，由于由通道选择信息CH_SEL[1:0]选择的两个通道利用每个存储排一个修复分析电路，因此在故障信息CMP_FAIL[3:0][a:d]之中选中的通道的故障信息可以与第零存储排进行“&”，以生成第一故障信息CMP_FAIL0[3:0]和第三故障信息CMP_FAIL2[3:0]，以及在故障信息CMP_FAIL[3:0][a:d]之中选中的通道的故障信息可以与第一存储排进行“&”，以生成第二故障信息CMP_FAIL1[3:0]和第四故障信息CMP_FAIL3[3:0]。例如，当由于在2通道存储排模式2CH_RANK中通道选择信息CH_SEL[1:0]为“01”而选择通道C和D时，可以将第一故障信息CMP_FAIL0[3:0]生成为CMP_FAIL[3:0][c]&RANK0，可以将第二故障信息CMP_FAIL1[3:0]生成为CMP_FAIL[3:0][c]&RANK1，可以将第三故障信息CMP_FAIL2[3:0]生成为CMP_FAIL[3:0][d]&RANK0，以及可以将第四故障信息CMP_FAIL3[3:0]生成为CMP_FAIL[3:0][d]&RANK1。即，可以将通道C的第零存储排的故障信息传送至第一修复分析电路121，可以将通道C的第一存储排的故障信息传送至第二修复分析电路122，可以将通道D的第零存储排的故障信息传送至第三修复分析电路123，以及可以将通道D的第一存储排的故障信息传送至第四修复分析电路124。
在2通道全模式2CH_ALL中，第一修复分析电路121和第二修复分析电路122可以如同一个修复分析电路一样操作，并且第三修复分析电路123和第四修复分析电路124可以如同一个修复分析电路一样操作。因此，可以不利用第二故障信息CMP_FAIL1[3:0]和第四故障信息CMP_FAIL3[3:0]。在2通道全模式2CH_ALL中，可以将故障选择信息CMP_FAIL[3:0][a:d]之中由通道选择信息CH_SEL[1:0]选择的两个通道的故障信息生成为第一故障信息CMP_FAIL0[3:0]和第三故障信息CMP_FAIL2[3:0]。例如，当由于在2通道全模式2CH_ALL中通道选择信息CH_SEL[1:0]为“00”而选择通道A和B时，可以将第一故障信息CMP_FAIL0[3:0]生成为CMP_FAIL[3:0][a]，并且可以将第三故障信息CMP_FAIL2[3:0]生成为CMP_FAIL[3:0][b]。即，可以将通道A的故障信息传送至第一修复分析电路121，并且可以将通道B的故障信息传送至第三修复分析电路123。
在4通道全模式4CH_ALL中，针对每个通道利用一个修复分析电路。因此，可以将第一故障信息CMP_FAIL0[3:0]生成为CMP_FAIL[3:0][a]，将第二故障信息CMP_FAIL1[3:0]生成为CMP_FAIL[3:0][b]，可以将第三故障信息CMP_FAIL2[3:0]生成为CMP_FAIL[3:0][c]，以及可以将第四故障信息CMP_FAIL3[3:0]生成为CMP_FAIL[3:0][d]。即，可以将通道A的故障信息传送至第一修复分析电路121，可以将通道B的故障信息传送至第二修复分析电路122，可以将通道C的故障信息传送至第三修复分析电路123，以及可以将通道D的故障信息传送至第四修复分析电路124。
根据模式，第一修复分析电路121至第四修复分析电路124可以独立地操作或如同一个修复分析电路一样操作，从而有效地分析和储存故障地址。
图5是图示图1的第一修复分析电路121的实施例的配置图。第二修复分析电路122至第四修复分析电路124可以采用与图5中所示的相同的方式配置。
参考图5，第一修复分析电路121可以包括：冗余检查电路510、寄存器阵列520、传送地址寄存器530和掩蔽单元540。
掩蔽单元540可以掩蔽被输入至第一修复分析电路121的地址集合CMP_ADDR0[3:0][N:1]的某些比特位。可以通过掩蔽信息MASK_ADDR[N:1]来执行掩蔽操作。根据存储器的修复单元如何配置，故障地址的一部分需要设置为“无关”状态。对于该操作，可以提供掩蔽单元540。由于掩蔽操作对于第一修复分析电路121的操作不是必需的，因此可以从第一修复分析电路121中省略掩蔽单元540。被掩蔽单元540掩蔽的地址集合MASKED_ADDR0[3:0][N:1]可以被传送至冗余检查电路510、寄存器阵列520和传送地址寄存器530。
冗余检查电路510可以检查被输入至第一修复分析电路121的故障地址是否为冗余的、或是否与已经储存在寄存器阵列520中的故障地址相同。被输入至第一修复分析电路121的故障地址可以指示由第一故障信息CMP_FAIL0[3:0]和掩蔽的地址集合MASKED_ADDR0[3:0][N:1]表示的故障地址，以及已经储存在寄存器阵列520中的故障地址可以指示由第一储存故障信息RA_FAIL0[3:0]和第一储存地址集合RA_ADDR0[3:0][N:1]表示的故障地址。冗余检查电路510可以输出掩蔽故障信息MASKED_FAIL0[3:0]。当输入故障地址等同于已经储存的故障地址时，或者当输入故障地址不需要被储存在寄存器阵列520中时，冗余检查电路510可以通过将第一故障信息CMP_FAIL0[3:0]去激活来生成掩蔽的故障信息MASKED_FAIL0[3:0]。当输入故障地址不同于已经储存的故障地址时，或者当输入故障地址需要被储存在寄存器阵列520中时，掩蔽故障信息MASKED_FAIL0[3:0]可以等同于第一故障信息CMP_FAIL0[3:0]。
寄存器阵列520可以储存由掩蔽的故障信息MASKED_FAIL0[3:0]和掩蔽的地址集合MASKED_ADDR0[3:0][N:1]表示的故障地址。寄存器阵列520可以包括多个修复地址寄存器，并且每个修复地址寄存器可以储存故障地址。从寄存器阵列520输出的第一储存故障信息RA_FAIL0[3:0]和第一储存地址集合RA_ADDR0[3:0][N:1]可以指示储存在寄存器阵列520中的故障地址。此外，从寄存器阵列520输出的第四寄存器故障信息RA3_MASKED_FAIL0[3:0]可以是指示寄存器阵列520不储存的故障地址的故障信息。
传送地址寄存器530可以接收并储存第四寄存器故障信息RA3_MASKED_FAIL0[3:0]和掩蔽地址集合MASKED_ADDR0[3:0][N:1]，并将储存的信息和地址集合作为第一传送故障信息BIRA0_TR_FAIL[3:0]和第一传送地址集合BIRA0_TR_ADDR[3:0][N:1]输出。第一传送故障信息BIRA0_TR_FAIL[3:0]和第一传送地址集合BIRA0_TR_ADDR[3:0][N:1]可以指示需要被储存在寄存器阵列520中的、但因为寄存器阵列520的储存容量已满而不储存在寄存器阵列520中的故障地址。
图6是图示图5的掩蔽单元540的实施例的配置图。
参考图6，掩蔽单元540可以包括多个与门610至640。多个与门610至640可以通过对掩蔽信息MASK_ADDR[N:1]和地址集合CMP_ADDR0[3:0][N:1]执行与运算来生成掩蔽地址集合MASKED_ADDR0[3:0][N:1]。例如，可以通过对MASK_ADDR[N]和CMP_ADDR0[2][N]进行与运算来生成掩蔽地址集合的MASKED_ADDR0[2][N]，并且可以通过对MASK_ADDR[3]和CMP_ADDR0[1][3]执行与运算来生成掩蔽地址集合的MASKED_ADDR0[1][3]。
在图6中，与门610至640中的每个可以指示N个与门。即，掩蔽单元540可以包括4×N与门。
图7至图10是图示冗余检查电路510的实施例的配置图。图7是图示在图5的冗余检查电路510中用于生成掩蔽故障信息MASKED_FAIL0[3:0]的MASKED_FAIL0[0]的部分的配置图，图8是图示用于生成掩蔽故障信息MASKED_FAIL0[3:0]的MASKED_FAIL0[1]的部分的配置图，图9是图示用于生成掩蔽故障信息MASKED_FAIL0[3:0]的MASKED_FAIL0[2]的部分的配置图，并且图10是图示用于生成掩蔽故障信息MASKED_FAIL0[3:0]的MASKED_FAIL0[3]的部分的配置图。
参考图7，冗余检查电路510可以包括：四个冗余检查单元711至714和与门720，以生成MASKED_FAIL0[0]。
冗余检查单元711至714可以检查两个输入故障地址是否为冗余的或是否彼此相同。例如，冗余检查单元711可以检查表示为第一故障信息CMP_FAIL0[3:0]的CMP_FAIL0[0]和掩蔽地址集合MASKED_ADDR0[3:0][N:1]的MASKED_ADDR0[0][N:1]的故障地址是否为冗余的或是否与表示为第一储存故障信息RA_FAIL0[3:0]的RA_FAIL0[0]和第一储存地址集合RA_ADDR0[3:0][N:1]的RA_ADDR0[0][N:1]的故障地址相同。当CMP_FAIL0[0]为“0”时，冗余检查单元711可以生成并输出其输出信号P0R0_FAIL为“0”；当CMP_FAIL0[0]为“1”并且RA_FAIL0[0]为“0”时，冗余检查单元711可以生成并输出输出信号P0R0_FAIL为“1”。此外，当CMP_FAIL0[0]为“1”并且RA_FAIL0[0]为“1”时，冗余检查单元711可以在MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]彼此等同的情况下生成输出信号P0R0_FAIL为“0”，而在MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]彼此不同的情况下生成输出信号P0R0_FAIL为“1”。当输出信号P0R0_FAIL为“0”时，其可以指示表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址不存在，或者表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址存在，但等同于储存在寄存器阵列520的第一修复地址寄存器1210中的故障地址。此外，当输出信号P0R0_FAIL为“1”时，其可以指示表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址存在，但不同于储存在第一修复地址寄存器1210中的故障地址。
冗余检查单元712至714可以采用与冗余检查单元711相同的方式生成输出信号P0R1_FAIL、P0R2_FAIL和P0R3_FAIL。
与门720可以通过对输出信号P0R0_FAIL、P0R1_FAIL、P0R2_FAIL和P0R3_FAIL执行与运算来生成MASKED_FAIL0[0]。
当MASKED_FAIL0[0]为“0”时，其可以指示表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址不需要被储存在寄存器阵列520中。这种情况可以指示表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的有效故障地址不存在或已经被储存在寄存器阵列520中。
当MASKED_FAIL0[0]为“1”时，其可以指示表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址需要被储存在寄存器阵列520中。这种情况可以指示表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的有效故障地址未被储存在寄存器阵列520中。
参考图8，冗余检查电路510可以包括五个冗余检查单元811至815以及两个与门821和822，以生成MASKED_FAIL0[1]。图7的冗余检查单元711至714已经检查了表示为第一故障信息CMP_FAIL0[3:0]的CMP_FAIL0[0]和掩蔽地址集合MASKED_ADDR0[3:0][N:1]的MASKED_ADDR0[0][N:1]的故障地址是否为冗余的或是否与储存在寄存器阵列520中的故障地址相同。类似地，图8的冗余检查单元811至814可以检查表示为第一故障信息CMP_FAIL0[3:0]的CMP_FAIL0[1]和掩蔽地址集合MASKED_ADDR0[3:0][N:1]的MASKED_ADDR0[1][N:1]的故障地址是否为冗余的或是否与储存在寄存器阵列520中的故障地址相同。此外，图8的冗余检查单元815可以检查表示为CMP_FAIL0[1]和MASKED_ADDR0[1][N:1]的故障地址是否为冗余的或是否与表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址相同。即，冗余检查单元815可以检查被输入至端口0的故障地址和被输入至端口1的故障地址是否为冗余的或是否彼此相同。两个与门821和822可以通过对图8的冗余检查单元811至815的输出信号P1R0_FAIL、P1R1_FAIL、P1R2_FAIL、P1R3_FAIL和P1P0_FAIL执行与运算来生成MASKED_FAIL0[1]。
参考图9，冗余检查电路510可以包括六个冗余检查单元911至916和三个与门921至923，以生成MASKED_FAIL0[2]。冗余检查单元911至914可以检查表示为第一故障信息CMP_FAIL0[3:0]的CMP_FAIL0[2]和掩蔽地址集合MASKED_ADDR0[3:0][N:1]的MASKED_ADDR0[2][N:1]的故障地址是否为冗余的或是否与储存在寄存器阵列520中的故障地址相同。冗余检查单元915可以检查表示为CMP_FAIL0[2]和MASKED_ADDR0[2][N:1]的故障地址是否为冗余的或是否与表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址相同，以及冗余检查单元916可以检查表示为CMP_FAIL0[2]和MASKED_ADDR0[2][N:1]的故障地址是否为冗余的或是否与表示为CMP_FAIL0[1]和MASKED_ADDR0[1][N:1]的故障地址相同。三个与门921至923可以通过对图9的冗余检查单元911至916的输出信号P2R0_FAIL、P2R1_FAIL、P2R2_FAIL、P2R3_FAIL、P2P0_FAIL和P2P1_FAIL执行与运算来生成MASKED_FAIL0[2]。
参考图10，冗余检查电路510可以包括七个冗余检查单元1011至1017和三个与门1021至1023，以生成MASKED_FAIL0[3]。冗余检查单元1011至1014可以检查表示为第一故障信息CMP_FAIL0[3:0]的CMP_FAIL0[3]和掩蔽地址集合MASKED_ADDR0[3:0][N:1]的MASKED_ADDR0[3][N:1]的故障地址是否为冗余的或是否与储存在寄存器阵列520中的故障地址相同。冗余检查单元1015可以检查表示为CMP_FAIL0[3]和MASKED_ADDR0[3][N:1]的故障地址是否为冗余的或是否与表示为CMP_FAIL0[0]和MASKED_ADDR0[0][N:1]的故障地址相同，冗余检查单元1016可以检查表示为CMP_FAIL0[3]和MASKED_ADDR0[3][N:1]的故障地址是否为冗余的或是否与表示为CMP_FAIL0[1]和MASKED_ADDR0[1][N:1]的故障地址相同，以及冗余检查单元1017可以检查表示为CMP_FAIL0[3]和MASKED_ADDR0[3][N:1]的故障地址是否为冗余的或是否与表示为CMP_FAIL0[2]和MASKED_ADDR0[2][N:1]的故障地址相同。三个与门1021至1023可以通过对图10的冗余检查单元1011至1017的输出信号P3R0_FAIL、P3R1_FAIL、、P3R2_FAIL、P3R3_FAIL、P3P0_FAIL、P3P1_FAIL和P3P2_FAIL执行与运算来生成MASKED_FAIL0[3]。
图11是图示图7的冗余检查单元711的实施例的配置图。图7至图10中所示的其它冗余检查单元712至714、811至815、911至916和1011至1017可以与冗余检查单元711具有相同的配置。
参考图11，冗余检查单元711可以包括：标识确定单元1110、反相器1120、或门1130和与门1140。
标识确定单元1110可以接收MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]；当MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]彼此不同时输出“1”；而当MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]彼此等同时，输出“0”。
反相器1120可以将RA_FAIL0[0]反相并输出，或门1130可以对反相器1120的输出和标识确定单元1110的输出执行或运算，并且输出运算结果。与门1140可以通过对CMP_FAIL0[0]和或门1130的输出执行与运算来生成输出信号P0R0_FAIL。
当CMP_FAIL0[0]为“0”时，冗余检查单元711可以生成并输出输出信号P0R0_FAIL为“0”，而当CMP_FAIL0[0]为“1”并且RA_FAIL0[0]为“0”时，冗余检查单元711可以生成并输出输出信号P0R0_FAIL为“1”。此外，当CMP_FAIL0[0]为“1”并且RA_FAIL0[0]为“1”时，在MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]彼此等同的情况下，冗余检查单元711可以生成输出信号P0R0_FAIL为“0”，而在MASKED_ADDR0[0][N:1]和RA_ADDR0[0][N:1]彼此不同的情况下，冗余检查单元711可以生成输出信号P0R0_FAIL为“1”。
图12是图示图5的寄存器阵列520的实施例的配置图。
参考图12，寄存器阵列520可以包括第一修复地址寄存器1210至第四修复地址寄存器1240。
第一修复地址寄存器1210至第四修复地址寄存器1240中的每个可以接收掩蔽地址集合MASKED_ADDR0[3:0][N:1]。第一修复地址寄存器1210可以接收掩蔽故障信息MASKED_FAIL0[3:0]。第二修复地址寄存器1220可以接收从第一修复地址寄存器1210输出的第一寄存器故障信息RA0_MASKED_FAIL0[3:0]，第三修复地址寄存器1230可以接收从第二修复地址寄存器1220输出的第二寄存器故障信息RA1_MASKED_FAIL0[3:0]，以及第四修复地址寄存器1240可以接收从第三修复地址寄存器1230输出的第三寄存器故障信息RA2_MASKED_FAIL0[3:0]。
从第一修复地址寄存器1210至第四修复地址寄存器1240输出的第一储存故障信息RA_FAIL0[3:0]和第一储存地址集合RA_ADDR0[3:0][N:1]可以指示储存在第一修复地址寄存器1210至第四修复地址寄存器1240中的故障地址。
从第一修复地址寄存器1210至第四修复地址寄存器1240输出的第一寄存器故障信息至第四寄存器故障信息RA0_MASKED_FAIL0[3:0]、RA1_MASKED_FAIL0[3:0]、RA2_MASKED_FAIL0[3:0]和RA3_MASKED_FAIL0[3:0]中的每个片段可以是通过在输入故障信息中掩蔽储存在相应的修复地址寄存器中的故障地址而获得的故障信息。例如，当故障地址被储存在第一修复地址寄存器1210中时，第一修复地址寄存器1210可以通过掩蔽在掩蔽故障信息MASKED_FAIL0[3:0]中指示的故障地址来生成第一寄存器故障信息RA0_MASKED_FAIL0[3:0]。即，当第一修复地址寄存器1210没有储存在掩蔽故障信息MASKED_FAIL0[3:0]中指示的故障地址时，掩蔽故障信息MASKED_FAIL0[3:0]和第一寄存器故障信息RA0_MASKED_FAIL0[3:0]可以彼此等同。当第一修复地址寄存器1210储存在掩蔽故障信息MASKED_FAIL0[3:0]中指示的故障地址时，掩蔽故障信息MASKED_FAIL0[3:0]和第一寄存器故障信息RA0_MASKED_FAIL0[3:0]可以彼此不同。类似地，当故障地址被储存在第三修复地址寄存器1230中时，第三修复地址寄存器1230可以通过掩蔽在第二寄存器故障信息RA1_MASKED_FAIL0[3:0]中指示的故障地址来生成第三寄存器故障信息RA2_MASKED_FAIL0[3:0]。
第一修复地址寄存器1210至第四修复地址寄存器1240中的每个可以储存前一级的修复地址寄存器不储存的故障地址。
图13是图示图12的第一修复地址寄存器1210的实施例的配置图。第二修复地址寄存器1220至第四修复地址寄存器1240可以采用与第一修复地址寄存器1210相同的方式配置。
参考图13，第一修复地址寄存器1210可以包括：第一选择电路1311至1313、或门1320、与门1331和1332、D触发器1341和1342、反相器1340以及第二选择电路1351至1355。
第一选择电路1311至1313可以响应于MASKED_FAIL0[0]、MASKED_FAIL0[1]和MASKED_FAIL0[2]而执行选择操作。例如，当MASKED_FAIL0[2]为“0”时，第一选择电路1311可以选择并输出MASKED_ADDR0[3]，而当MASKED_FAIL0[2]为“1”时，第一选择电路1311可以选择并输出MASKED_ADDR0[2]。当MASKED_FAIL0[0]为“1”时，第一选择电路1311至1313可以将MASKED_ADDR0[0]传送至D触发器1341；当MASKED_FAIL0[1]为“1”时，第一选择电路1311至1313可以将MASKED_ADDR0[1]传送至D触发器1341；当MASKED_ADDR0[2]为“1”时，第一选择电路1311至1313可以将MASKED_ADDR0[2]传送至D触发器1341；以及当MASKED_FAIL0[3]为“1”时，第一选择电路1311至1313可以将MASKED_ADDR0[3]传送至D触发器1341。当掩蔽故障信息MASKED_FAIL0[3:0]中具有值为“1”的比特位数等于或大于2时，低序比特位具有优先权。例如，当MASKED_FAIL0[1]和MASKED_FAIL0[2]为“1”时，第一选择电路1311至1313可以将MASKED_ADDR0[1]传送至D触发器1341。
或门1320可以对掩蔽故障信息MASKED_FAIL0[3:0]执行“或”运算，并输出运算结果。反相器1340可以对从D触发器1342输出的RA_FAIL0[0]进行反相并输出。与门1332可以对或门1320的输出信号、反相器1340的输出信号和时钟CLK执行与运算，并输出运算结果。当或门1320的输出信号为“1”、时钟CLK为“1”并且RA_FAIL0[0]为“0”时，与门1332的输出信号可以被激活。当与门1332的输出信号被激活时，D触发器1342可以接收并储存“1”，并且D触发器1341可以接收并储存第一选择电路1313的输出。图13将D触发器1341图示为一个D触发器，但是D触发器1341可以指示N个D触发器。
第二选择电路1351至1355可以响应于掩蔽故障信息MASKED_FAIL0[3:0]和RA_FAIL0[0]而执行选择操作。具体地，当RA_FAIL0[0]为“1”时，“1111”可以被传送至与门1332；当MASKED_FAIL0[0]为“1”时，“1110”可以被传送至与门1332；当MASKED_FAIL0[1]为“1”时，“1101”可以被传送至与门1332；当MASKED_FAIL0[2]为“1”时，“1011”可以被传送至与门1332；以及当MASKED_FAIL0[3]为“1”时，“0111”可以被传送至与门1332。当掩蔽故障信息和RA_FAIL0[0]都具有值“1”时，RA_FAIL0[0]、MASKED_FAIL0[0]、MASKED_FAIL0[1]、MASKED_FAIL0[2]和MASKED_FAIL0[3]顺序地具有优先级。例如，当MASKED_FAIL0[0]和MASKED_FAIL0[3]为“1”时，“1110”可以被传送至与门1332。
与门1332可以通过对掩蔽故障信息MASKED_FAIL0[3:0]和从第二选择电路1351至1355传送的信息执行与运算来生成第一寄存器故障信息RA0_MASKED_FAIL0[3:0]。
图14是图示图5的传送地址寄存器530的实施例的配置图。
参考图14，传送地址寄存器530可以包括D触发器1411和1412。
D触发器1411可以同步于时钟CLK接收并储存掩蔽地址集合MASKED_ADDR0[3:0]，以及将储存的地址集合作为第一传送地址集合BIRA0_TR_ADDR[3:0][N:1]输出。图14将D触发器1411图示为一个D触发器，但是D触发器1411可以指示N*4个D触发器。
D触发器1412可以同步于时钟CLK接收并储存第四寄存器故障信息RA3_MASKED_FAIL0[3:0]，并且将储存的信息作为第一传送故障信息BIRA0_TR_FAIL[3:0]输出。图14将D触发器1412图示为一个D触发器，但是D触发器1412可以指示四个D触发器。
尽管出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (19)

1.一种存储器，其包括：
第一修复分析电路，其适用于当输入故障地址与已经储存在所述第一修复分析电路中的故障地址不同时，储存所述输入故障地址，并且当所述第一修复分析电路的储存容量已满时，将所述输入故障地址作为第一传送故障地址输出；以及
第二修复分析电路，其适用于当所述第一传送故障地址与已经储存在所述第二修复分析电路中的故障地址不同时，储存所述第一传送故障地址。
2.根据权利要求1所述的存储器，
其中，当所述第二修复分析电路的储存容量已满时，所述第二修复分析电路将所述第一传送故障地址作为第二传送故障地址输出，以及
其中，所述存储器还包括第三修复分析电路，其适用于：当所述第二传送故障地址与已经储存在所述第三修复分析电路中的故障地址不同时，储存所述第二传送故障地址。
3.根据权利要求1所述的存储器，其中，所述第一修复分析电路包括：
多个修复地址寄存器；以及
冗余检查电路，其适用于：基于所述输入故障地址是否与已经储存在所述多个修复地址寄存器中的一个故障地址相同，判断是否将所述输入故障地址储存在所述修复地址寄存器中，
其中，所述多个修复地址寄存器基于所述判断来储存所述输入故障地址，并且当所述修复地址寄存器的储存容量已满时，将所述输入故障地址作为所述第一传送故障地址输出，而与所述判断无关。
4.一种存储器，包括：
第一修复分析电路至第四修复分析电路；以及
控制电路，其适用于：
在第一模式中，控制所述第一修复分析电路至第四修复分析电路储存所述存储器内的不同区域的故障地址，以及
在第二模式中，控制所述第一修复分析电路和第二修复分析电路储存指示所述存储器内的一个区域的故障地址，并控制第三修复分析电路和所述第四修复分析电路储存指示所述存储器内的另一区域的故障地址。
5.根据权利要求4所述的存储器，其中，在第三模式中，所述控制电路控制所述第一修复分析电路至第四修复分析电路储存指示所述存储器内的相同区域的故障地址。
6.根据权利要求5所述的存储器，其中，所述第一修复分析电路至第四修复分析电路中的每个在输入故障地址与已经储存在其中的故障地址不同时储存所述输入故障地址，并且当所述第一修复分析电路至第四修复分析电路中的每个的储存容量已满时，将所述输入故障地址作为传送故障地址输出。
7.根据权利要求6所述的存储器，
其中，所述第一修复分析电路从所述控制电路接收第一故障地址，以及
其中，所述存储器还包括：
第一选择电路，其适用于：在所述第一模式中，将第二故障地址从所述控制电路传送至所述第二修复分析电路，并且在所述第二模式和所述第三模式中，将传送故障地址从所述第一修复分析电路传送至所述第二修复分析电路；
第二选择电路，其适用于：在所述第一模式和所述第二模式中，将第三故障地址从所述控制电路传送至所述第三修复分析电路，并且在所述第三模式中，将传送故障地址从所述第二修复分析电路传送至所述第三修复分析电路；以及
第三选择电路，其适用于：在所述第一模式中，将第四故障地址从所述控制电路传送至所述第四修复分析电路，并且在所述第二模式和所述第三模式中，将传送故障地址从所述第三修复分析电路传送至所述第四修复分析电路。
8.根据权利要求7所述的存储器，
其中，在所述第一模式中，所述控制电路将指示与所述第一修复分析电路相对应的区域的故障地址作为所述第一故障地址输出，将指示与所述第二修复分析电路相对应的区域的故障地址作为所述第二故障地址输出，将指示与所述第三修复分析电路相对应的区域的故障地址作为所述第三故障地址输出，以及将指示与所述第四修复分析电路相对应的区域的故障地址作为所述第四故障地址输出；
其中，在所述第二模式中，所述控制电路将指示与所述第一修复分析电路和所述第二修复分析电路相对应的区域的故障地址作为所述第一故障地址输出，并且将指示与所述第三修复分析电路和所述第四修复分析电路相对应的区域的故障地址作为所述第三故障地址输出，
其中，在所述第三模式中，所述控制电路将指示与所述第一修复分析电路至第四修复分析电路相对应的区域的故障地址作为所述第一故障地址输出。
9.一种存储器，包括：
控制电路，其适用于接收包括一个或更多个地址的地址集合和指示所述地址集合是否故障的故障信息，并且生成第一故障信息至第四故障信息以及第一选择信号至第三选择信号；
第一修复分析电路，其适用于接收所述地址集合和所述第一故障信息，当所述地址集合中的由所述第一故障信息指定的故障地址与已经储存在所述第一修复分析电路中的故障地址不同时，储存所述地址集合中的由所述第一故障信息指定的故障地址，以及生成指示所述第一修复分析电路由于容量限制而未进行储存的故障地址的第一传送故障信息；
第一选择电路，其适用于响应于所述第一选择信号而选择并输出第二故障信息和所述第一传送故障信息中的一个；
第二修复分析电路，其适用于接收由所述第一选择电路选择的故障信息和所述地址集合，当所述地址集合中的由所述第一选择电路选择的故障信息指定的故障地址与已经储存在所述第二修复分析电路中的故障地址不同时，储存所述地址集合中的由所述第一选择电路选择的所述故障信息指定的故障地址，以及生成指示所述第二修复分析电路由于容量限制而未进行储存的故障地址的第二传送故障信息；
第二选择电路，其适用于响应于第二选择信号而选择并输出所述第三故障信息和所述第二传送故障信息中的一个；
第三修复分析电路，其适用于接收由所述第二选择电路选择的故障信息和所述地址集合，当所述地址集合中的由所述第二选择电路选择的故障信息指定的故障地址与已经储存在所述第三修复分析电路中的故障地址不同时，储存所述地址集合中的由所述第二选择电路选择的故障信息指定的故障地址，以及生成指示所述第三修复分析电路由于容量限制而未进行储存的故障地址的第三传送故障信息；
第三选择电路，其适用于响应于所述第三选择信号而选择并输出所述第四故障信息和所述第三传送故障信息中的一个；以及
第四修复分析电路，其适用于接收由所述第三选择电路选择的故障信息和所述地址集合，并且当所述地址集合中的由所述第三选择电路选择的故障信息指定的故障地址与已经储存在所述第四修复分析电路中的故障地址不同时，储存所述地址集合中的由所述第三选择电路选择的故障信息指定的故障地址。
10.根据权利要求9所述的存储器，
其中，在第一模式中，所述控制电路生成所述第一选择信号至第三选择信号，使得所述第一选择电路选择所述第二故障信息、所述第二选择电路选择所述第三故障信息以及所述第三选择电路选择所述第四故障信息；
其中，在第二模式中，所述控制电路生成所述第一选择信号至第三选择信号，使得所述第一选择电路选择所述第一传送故障信息、所述第二选择电路选择所述第三故障信息以及所述第三选择电路选择所述第三传送故障信息。
11.根据权利要求10所述的存储器，其中，在第三模式中，所述控制电路生成所述第一选择信号至第三选择信号，使得所述第一选择电路选择所述第一传送故障信息、所述第二选择电路选择所述第二传送故障信息以及所述第三选择电路选择所述第三传送故障信息。
12.根据权利要求9所述的存储器，其中，当所述地址集合指定所述存储器内的区域之中的、与所述第一修复分析电路相对应的第一区域时，所述控制电路生成所述第一故障信息，所述第一故障信息与对应于所述第一区域的故障信息相同，或者当所述地址集合未指定所述第一区域时，所述控制电路将所述第一故障信息去激活，
其中，当所述地址集合指定所述存储器内的区域之中的、与所述第二修复分析电路相对应的第二区域时，所述控制电路生成所述第二故障信息，所述第二故障信息与对应于所述第二区域的故障信息相同，或者当所述地址集合未指定所述第二区域时，所述控制电路将所述第二故障信息去激活，
其中，当所述地址集合指定所述存储器内的区域之中的、与所述第三修复分析电路相对应的第三区域时，所述控制电路生成所述第三故障信息，所述第三故障信息与对应于所述第三区域的故障信息相同，或者当所述地址集合未指定所述第三区域时，所述控制电路将所述第三故障信息去激活，
其中，当所述地址集合指定所述存储器内的区域之中的、与所述第四修复分析电路相对应的第四区域时，所述控制电路生成所述第四故障信息，所述第四故障信息与对应于所述第四区域的故障信息相同，或者当所述地址集合未指定所述第四区域时，所述控制电路将所述第四故障信息去激活。
13.根据权利要求9所述的存储器，其中，所述第一修复分析电路至第四修复分析电路中的每个掩蔽包括在输入至其的所述地址集合中的一个或更多个地址的一些比特位。
14.一种修复分析电路，其包括：
第一修复地址寄存器至第X修复地址寄存器，所述第一修复地址寄存器至第X修复地址寄存器中的每个适用于将故障地址储存在其中，其中X是等于或大于2的整数；以及
冗余检查电路，其适用于接收包括一个或更多个地址的输入地址集合和指示所述输入地址集合是否为故障的输入故障信息，并且检查在所述输入地址集合内的故障地址是否与已经储存在所述第一修复地址寄存器至第X修复地址寄存器中的故障地址中的一个相同，
其中，当确定所述输入地址集合内的故障地址与已经储存在所述第一修复地址寄存器至第X修复地址寄存器中的故障地址中的一个不同时，将相应的故障地址储存在所述第一修复地址寄存器至第X修复地址寄存器之中的空修复地址寄存器中。
15.根据权利要求14所述的修复分析电路，其中，所述冗余检查电路检查所述输入地址集合内的故障地址是否彼此相同。
16.根据权利要求14所述的修复分析电路，其中，当确定所述输入地址集合内的故障地址与已经储存在所述第一修复地址寄存器至第X修复地址寄存器中的故障地址中的一个不同时，将相应的故障地址储存在所述第一修复地址寄存器至第X修复地址寄存器的空修复地址寄存器之中的、具有最低编号的修复地址寄存器中。
17.根据权利要求14所述的修复分析电路，还包括传送地址寄存器，其适用于当确定所述输入地址集合内的故障地址与已经储存在所述第一修复地址寄存器至第X修复地址寄存器中的故障地址中的一个不同并且在所述第一修复地址寄存器至第X修复地址寄存器之中没有空地址寄存器时，将所述输入地址集合内的故障地址储存为传送故障地址。
18.根据权利要求14所述的修复分析电路，还包括掩蔽单元，其适用于掩蔽包括在所述输入地址集合中的一个或更多个地址的某些比特位。
19.一种存储器，其包括：
第一级电路，其适用于储存或旁通还未储存在其中的第一信号，当所述第一级电路的储存区充满信号时，将所述第一信号旁通；
一个或更多个中间级电路，所述一个或更多个中间级电路的每个适用于储存或旁通选择信号，所述选择信号在来自前一级电路的旁通信号与相应信号之间并且还未储存在其中，当所述中间级电路的储存区充满信号时，将所述选择信号旁通；以及
最后一级电路，其适用于储存选择信号，所述选择信号在来自前一级电路的旁通信号与最后一个信号之间并且还未储存在其中。
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