JPS63282546A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS63282546A JPS63282546A JP62117757A JP11775787A JPS63282546A JP S63282546 A JPS63282546 A JP S63282546A JP 62117757 A JP62117757 A JP 62117757A JP 11775787 A JP11775787 A JP 11775787A JP S63282546 A JPS63282546 A JP S63282546A
- Authority
- JP
- Japan
- Prior art keywords
- storage element
- data
- terminal
- inputted
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は記憶装置に関し、特にコンピュータ等に用いる
半導体記憶素子を用いた記憶装置に関する。
半導体記憶素子を用いた記憶装置に関する。
従来技術
従来、この種の記憶装置では、記憶装置の記憶素子に単
一ビット障害が発生した場合には、誤り検出・訂正方式
により当該障害箇所のアドレスとビット位置とを検索し
、システム全般のサービス支援を行うサービスプロセッ
サ内の記憶部に記憶するようになっている。その優、保
守員等が単一ビット障害箇所の情報に応じて障害記憶素
子のある基板の交換を行っているのである。そのため基
板の交換時には記憶装置の電源を切らなければならず、
交換作業の間はシステムを使用できなかった。さらに２
４時間連続運転するシステムにおいては、単一ビット障
害が存在したまま運転することになり、記憶装置又は記
憶装置のデータを使用する装置等で前記障害ビットと同
じワード線上にある他のビットで間欠的に１ビツト障害
が発生すると、結果として複数ビット障害となり、場合
によってはシステムダウンに波及する恐れがあるという
欠点があった。
一ビット障害が発生した場合には、誤り検出・訂正方式
により当該障害箇所のアドレスとビット位置とを検索し
、システム全般のサービス支援を行うサービスプロセッ
サ内の記憶部に記憶するようになっている。その優、保
守員等が単一ビット障害箇所の情報に応じて障害記憶素
子のある基板の交換を行っているのである。そのため基
板の交換時には記憶装置の電源を切らなければならず、
交換作業の間はシステムを使用できなかった。さらに２
４時間連続運転するシステムにおいては、単一ビット障
害が存在したまま運転することになり、記憶装置又は記
憶装置のデータを使用する装置等で前記障害ビットと同
じワード線上にある他のビットで間欠的に１ビツト障害
が発生すると、結果として複数ビット障害となり、場合
によってはシステムダウンに波及する恐れがあるという
欠点があった。
発明の目的
本発明の目的は固定単一ビット障害の発生の際、システ
ムの運転を止めずに障害ビットの除去を可能とした記憶
装置を提供することである。
ムの運転を止めずに障害ビットの除去を可能とした記憶
装置を提供することである。
発明の構成
本発明の記憶装置は、現用の記憶素子と、予備の記憶素
子と、前記現用の記憶素子内のデータの障害ビットを訂
正する訂正手段と、前記訂正手段からの訂正出力を前記
予備の記憶素子に書込む書込手段と、前記予備の記憶素
子から前記訂正出力を読出す読出手段とを有することを
特徴とする。
子と、前記現用の記憶素子内のデータの障害ビットを訂
正する訂正手段と、前記訂正手段からの訂正出力を前記
予備の記憶素子に書込む書込手段と、前記予備の記憶素
子から前記訂正出力を読出す読出手段とを有することを
特徴とする。
実施例
以下図面を用いて本発明の詳細な説明する。
第１図は本発明による記憶装置の一実施例を示す系統図
である。図において制御装置（図示せず）により、デー
タが入力端子２−；（ｉ−１，２，・・・・・・、Ｎ）
から入力されて対応する記憶素子１−ｉに夫々書込まれ
る。各記憶素子１−ｉ１．：ｌ込まれた各データは必要
に応じて対応する出力端子８−ｉから読出される。
である。図において制御装置（図示せず）により、デー
タが入力端子２−；（ｉ−１，２，・・・・・・、Ｎ）
から入力されて対応する記憶素子１−ｉに夫々書込まれ
る。各記憶素子１−ｉ１．：ｌ込まれた各データは必要
に応じて対応する出力端子８−ｉから読出される。
ここで、データは誤り検出・訂正方式に用いるチェック
ビットを含んでいるものとし、記憶素子にビット障害が
生じると誤りを訂正できるようになっているものとする
。また、入力端子２−１に入力された全データは選択回
路５にも送られており、一時保持回路１３からの出力信
号１４に応じて選択回路５は予備の記憶素子ｉ−Ｎ＋１
にデータを送るようになっている。この一時保持回路１
３は制御装置から端子１２に印加されたビット切換選択
信号を一時保持するものである。
ビットを含んでいるものとし、記憶素子にビット障害が
生じると誤りを訂正できるようになっているものとする
。また、入力端子２−１に入力された全データは選択回
路５にも送られており、一時保持回路１３からの出力信
号１４に応じて選択回路５は予備の記憶素子ｉ−Ｎ＋１
にデータを送るようになっている。この一時保持回路１
３は制御装置から端子１２に印加されたビット切換選択
信号を一時保持するものである。
一時保持回路１３からの出力信号１４はデコーダ１０に
も送られ、デコーダ１０は端子１５から入力された制御
信号に応じて切換信号９−ｉにより、選択回路７−ｉの
切換制御を行っている。選択回路７−ｉでは、夫々対応
する現用の記憶素子１−ｉからの出力信号５−ｉをその
まま対応する出力端子８−ｉに出力するか、若しくは予
備の記憶素子１−ト１からの出力信号６−ト１を出力す
るかの選択を行っているのである。記憶素子１−１及び
予備の記憶素子１−ト１には、アドレス信号が端子３か
ら、また動作タイミング信号が端子４から夫々与えられ
ているものとする。
も送られ、デコーダ１０は端子１５から入力された制御
信号に応じて切換信号９−ｉにより、選択回路７−ｉの
切換制御を行っている。選択回路７−ｉでは、夫々対応
する現用の記憶素子１−ｉからの出力信号５−ｉをその
まま対応する出力端子８−ｉに出力するか、若しくは予
備の記憶素子１−ト１からの出力信号６−ト１を出力す
るかの選択を行っているのである。記憶素子１−１及び
予備の記憶素子１−ト１には、アドレス信号が端子３か
ら、また動作タイミング信号が端子４から夫々与えられ
ているものとする。
次に例として記憶素子１−１が固定単一ビット障害を起
こした場合の動作について説明する。まず、記憶素子１
−１が固定単一ビット障害を起こすと、υ１ｔｉｌ＠置
は記憶素子１−１の全アドレス空間のデータを読出す。
こした場合の動作について説明する。まず、記憶素子１
−１が固定単一ビット障害を起こすと、υ１ｔｉｌ＠置
は記憶素子１−１の全アドレス空間のデータを読出す。
この読出し動作においては、全ての記憶素子１−ｉの記
憶情報が夫々対応する選択回路７−ｉを経て制御部へ送
出されるようになっている。
憶情報が夫々対応する選択回路７−ｉを経て制御部へ送
出されるようになっている。
読出されたデータは誤り検出・訂正方式により訂正され
、再び誤り訂正符号が付加されて端子２−１に入力され
る。そして制御装置は、選択回路５に対して端子２−１
へ再入力されたデータを選択的に予備用記憶素子１−ト
１へ導入する様に端子１２へ制御信号を供給する。これ
により、端子２−１から入力されて正しく訂正されたデ
ータが予備の記憶素子１−Ｎ＋１へ書込まれるのである
。
、再び誤り訂正符号が付加されて端子２−１に入力され
る。そして制御装置は、選択回路５に対して端子２−１
へ再入力されたデータを選択的に予備用記憶素子１−ト
１へ導入する様に端子１２へ制御信号を供給する。これ
により、端子２−１から入力されて正しく訂正されたデ
ータが予備の記憶素子１−Ｎ＋１へ書込まれるのである
。
つまり、１ｉｌＪＩＩｌ装置は記憶素子１−１のデータ
を訂正し、予備の記憶素子１−ト１に移したことになる
。
を訂正し、予備の記憶素子１−ト１に移したことになる
。
予備の記憶素子１−１１に記憶されているデータ（記憶
素子１−１に記憶されていたデータ）を読出す際は、端
子１５から入力された制御信号により、デコーダ１０を
制御し、一時保持回路１３からの出力信号１４に応じた
切換信号９−１により、選択回路７−１を切換え、予備
の記憶素子１−ト１に記憶されていたデータを出力端子
８から出力するようになっているのである。
素子１−１に記憶されていたデータ）を読出す際は、端
子１５から入力された制御信号により、デコーダ１０を
制御し、一時保持回路１３からの出力信号１４に応じた
切換信号９−１により、選択回路７−１を切換え、予備
の記憶素子１−ト１に記憶されていたデータを出力端子
８から出力するようになっているのである。
以上により、固定単一ビット障害が発生した現用の記憶
素子に記憶されているデータを訂正してこれを予備の記
憶素子に移し、その後は予備の記憶素子を使用すること
により、記憶装置全体としては障害ビットは存在してい
ないことになるのである。
素子に記憶されているデータを訂正してこれを予備の記
憶素子に移し、その後は予備の記憶素子を使用すること
により、記憶装置全体としては障害ビットは存在してい
ないことになるのである。
なお、本実施例では予備の記憶素子を１個しか設けてい
ないが選択回路等を工夫し、予備の記憶素子を複数個設
けてもよいことは明らかである。
ないが選択回路等を工夫し、予備の記憶素子を複数個設
けてもよいことは明らかである。
発明の詳細
な説明したように本発明は、固定単一ビット障害が発生
した、現用の記憶素子内のデータを訂正して予備の記憶
素子に格納することにより、システムの運転を止めるこ
となく、障害ビットを除去することができるという効果
がある。
した、現用の記憶素子内のデータを訂正して予備の記憶
素子に格納することにより、システムの運転を止めるこ
となく、障害ビットを除去することができるという効果
がある。
第１図は本発明の実施例による記憶装置の主要部の系統
図である。 主要部分の符号の説明 １−ｉ（ｉ＝１．２．・・・・・・、Ｎ）・・・・・・
記憶素子１−１１・・・・・・予備の 記憶素子 ５、７−ｉ（ｉ＝１．２．・・・・・・、Ｎ）・・・・
・・選択回路１０・・・・・・デコーダ １１・・・・・・記憶装置
図である。 主要部分の符号の説明 １−ｉ（ｉ＝１．２．・・・・・・、Ｎ）・・・・・・
記憶素子１−１１・・・・・・予備の 記憶素子 ５、７−ｉ（ｉ＝１．２．・・・・・・、Ｎ）・・・・
・・選択回路１０・・・・・・デコーダ １１・・・・・・記憶装置
Claims (1)
- 現用の記憶素子と、予備の記憶素子と、前記現用の記憶
素子内のデータの障害ビットを訂正する訂正手段と、前
記訂正手段からの訂正出力を前記予備の記憶素子に書込
む書込手段と、前記予備の記憶素子から前記訂正出力を
読出す読出手段とを有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117757A JPS63282546A (ja) | 1987-05-14 | 1987-05-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117757A JPS63282546A (ja) | 1987-05-14 | 1987-05-14 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63282546A true JPS63282546A (ja) | 1988-11-18 |
Family
ID=14719572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117757A Pending JPS63282546A (ja) | 1987-05-14 | 1987-05-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63282546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146648A (ja) * | 1988-11-29 | 1990-06-05 | Nec Corp | メモリカード |
-
1987
- 1987-05-14 JP JP62117757A patent/JPS63282546A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146648A (ja) * | 1988-11-29 | 1990-06-05 | Nec Corp | メモリカード |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5889938A (en) | Data reconstruction method and system wherein timing of data reconstruction is controlled in accordance with conditions when a failure occurs | |
| US5406565A (en) | Memory array of integrated circuits capable of replacing faulty cells with a spare | |
| JPH081614B2 (ja) | エラー回復処理方法及び装置 | |
| KR900014997A (ko) | 고장 방지 컴퓨터 메모리 시스템 | |
| JPWO2006100776A1 (ja) | ファームウェアによるメモリエラーアドレス管理 | |
| US7076686B2 (en) | Hot swapping memory method and system | |
| JPS5883400A (ja) | 記憶装置制御方式 | |
| US7184335B2 (en) | Electronic memory apparatus, and method for deactivating redundant bit lines or word lines | |
| JPS63282546A (ja) | 記憶装置 | |
| JPH1097471A (ja) | メモリデータのエラー訂正方法、及びエラー訂正方式 | |
| WO2008050455A1 (fr) | Appareil de traitement d'anomalies de lignes d'adresses, procédé de traitement d'anomalies de lignes d'adresses, programme de traitement d'anomalies de lignes d'adresses, appareil de traitement d'informations et unité de commande de mémoire | |
| US7079430B2 (en) | Memory device with built-in error-correction capabilities | |
| US11817169B2 (en) | Memory, memory system and operation method of memory system | |
| US20030160288A1 (en) | Method for storing data in a memory device with the possibility of access to redundant memory cells | |
| KR830002883B1 (ko) | 마이크로 프로그램 제어장치 | |
| JP3482999B2 (ja) | メモリチップ縮退制御装置 | |
| JPH10143445A (ja) | 衛星回線接続装置 | |
| JPH0816488A (ja) | 電子ディスク装置 | |
| JPS6356751A (ja) | メモリパトロ−ル制御方式 | |
| JPH01106247A (ja) | メモリカード | |
| JPS62202642A (ja) | メモリ機能確認処理方式 | |
| JPH023196A (ja) | 高信頼性メモリ素子 | |
| JPH1165942A (ja) | 制御記憶装置障害回復方式 | |
| JPH0250241A (ja) | メモリカード | |
| JPS6120164A (ja) | 情報処理装置の障害防止方式 |