JPS5883400A - 記憶装置制御方式 - Google Patents

記憶装置制御方式

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JPS5883400A
JPS5883400A JP56181601A JP18160181A JPS5883400A JP S5883400 A JPS5883400 A JP S5883400A JP 56181601 A JP56181601 A JP 56181601A JP 18160181 A JP18160181 A JP 18160181A JP S5883400 A JPS5883400 A JP S5883400A
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JP
Japan
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unit
block
storage device
error
error occurs
Prior art date
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JP56181601A
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English (en)
Inventor
Tsune Morioka
森岡　常
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発−の技術分野 本発明は記憶装置制御方式に関しｑ＃に記憶装置のエラ
ー発生時における切り廟し方式および交替方式に関する
。
偉）　技術の背景 データ錫層システム等において、記憶装置はプ璽グツム
中データを格納しておく装置であり、システム動作上必
須のａｍであり、高い１ｗ幀性を求められて−る装置で
ある０このため従来から、パリティビットを付加してデ
ータを格納し７ｔＪ）。
あるいはエラー検出訂正コード（Ｂｏｏコード）を付加
してデータを格納したりしている。このＬうな対策によ
）、一時的なエラーについては再試行くより正常に復す
ることができ４また固定的なエラーであうても所定ビッ
ト数以下のエラーならばｍｏｏｄｙ−ドにより正常なデ
ータを得ることができる０ところが％　ＥＯＣ−コード
に１つでも訂正で愈なＶ％ような固定エラーが発生し次
場合、その記憶位置は使用不可能となプ、その記憶位ｍ
を含むある記憶単位で切）離しを行なわざるを得なくな
る０ （３）従来技術と閃厘点 一乗ＯＩＩ歇Ｏ記憶エニットからなる記憶装置にお−て
は、エラー発生時、■＃ＥＩＩｉするｆｆｉ［エエット
を次々と切シ離す方式、■予備の記憶エニツトに切り替
え撃方式、■メモリチップ単位で交替させる方式等があ
る。しかしながら、■の方式は看しく性能が低下する、
■９９部はコスト高をなる、■の方式はメモリチップ以
上のエラーには対処できない、という１うにそれぞれ欠
点があった。
（４）発明の目的 本発明は、工２−発生時、該嚢する記憶ユニットを切シ
離す方式を採用しつつ、複数ユニットでエラーが発生し
ても切夛離すユニットの数【最Ｉ）ＸＫし上記欠点の解
決を計ることを目的としている０ （５）発明の構成 上記目的ｔＲ成するために本発明はそれぞれ複数のブロ
ックを有し単独で動作可能な複数の記憶ユニットからな
る記憶装置であって、エラー発生時に記憶ユニット単位
に切シ離しを行なうことが可能なシう和された１億輌直
において、ｉＩ＆初のエラー発生時は＃Ｘ＠する記憶ユ
ニットｖａｎ離し、その後の新たなエラー発生時には、
該新たなエラーを発生せしめた記憶ユニットの切少隠し
を行なうことなく、当該記憶ユニット内のエラー発生プ
胃ツクをｌＩＩ記切シ離した記憶ヱニット内の正常ブロ
ックに交替させることを特徴とする。
（２）発明の実施例 以下１本発明ｔａｌ！面にエフ説明する。５４１図は本
発明による実施例の記憶システムのプａｙり図であｎ、
ｍ中、ｌはアドレス信号層、２は切替回路、Ｓはアドレ
ス分配回路、４は記憶装置、５はアドレス［１に１１１
１％　６は読出し信号層、７はエラー検出部、８は交替
制御ｓである０ 通常、アドレス信号ｉｌｌ上のアドレスは、切替回路Ｓ
とアドレス分配回路８を経由して記憶装置１に入力され
、メモリアクセス動作が行なわれる０そして動作中にあ
るブロックで訂正不可能なエラーが最初に発生した場合
、該エラーＦｉ％読出し信置■６上のデータをチェック
するエラー検出部７で検出される・工２−検出部７から
の指示にＬす。
交替制御ｌ１８はエラー発生具ニット誉号を図示しない
外部の制御装置へ通知する０これＫＬ夛、轟該エラー発
生エニットは切夛離される。しかしながら、このとき図
示しない外部め制御装置Ｌシ論理的に切シ離されるのみ
で６す、物理的な切夛離しは行なわれない。
第２図は、記憶装置番の内容を示す図であ夛。
本実施例では記憶装５１！は舎エニットからなシ、各ユ
ニットはそれぞれ番プａｙりからな９ている。
例えば、動作中にＨｚ図図示のブロックムＣ：Ｌ＝ット
Ｏ，ブロックｌ）で工ツーが発生した場合。
プ四ツクムを含むユニットＯは切り臘される。以後、ユ
ニツ）Ｏに対する通常のアクセスは行なわれない０ 上記の状態において動作を続行中ｖ＄ｍ図図示ツク目ツ
／Ｂ（ユニットｓ、ブロックｓ）で工２−が発生し几場
合、従来の切り離し方式では、ユニット２も切〕離され
ること咋なる。しかしながら、本発明においては、尚該
ブロックＢをブロックＣ（すでに切シ離されているユニ
ットＯのブロックＯ）に交替させて動作を続行する０こ
の交替動作は、交替制御ｌ１部８がアドレス変換−路器
の内容を書替えることに１９行なわれる０ 第ｓｗｉは、アドレス変換回路５の構成を示す図であや
、デコーダ回路９お１び！６ワード争５ビットのメモリ
ｔｏｚＪｐＨｌ成されている０メモリ１０は、変換した
ユニットアドレスと、プＵツクアドレスと、有効ピット
からなっている◎有効ビットは為ニットアドレスとブロ
ックアドレスが有効の場合ｇ″１１．１１．無効０１と
する。メモリ１０の上記の条件におｉて、ブロックＢｔ
−ブロックＣにアドレス変換する場合、交替側ａＳＳは
メモリ１０のブロックＢを示すアドレスＩ　Ｚ　ＯＩに
、プ四ツタＣｔ示す具ニットアドレス“ＯＯ＠と、ブロ
ックアドレス″ＯＯ１と、有効ピッ）　＠ｌ＠を書き込
む０Ｉｌｌ）替え回路Ｓは、有効ピットがｌｌ０１の時
、アドレス信号１１１よのアドレス信号を、有効ピット
が１１″の時シトレス変換−路５からのアドレス信号を
アドレス分配ａｉｌｌＫ＠送する。
以降、プ訪ツクＢＩｃアクセスが行なわれると、アドレ
ス分配回路Ｓと切り替え回路ｍＫＡＤプはツク０がアク
セスされ、動作が続行される。
纂６図は、工２−発生特における実施例の動作フローを
、示す図である。実ｊＩＩｆｌにおいては、交替制御部
８をもうけ、これにょ）アドレス変換回路５の内容の書
替え等を行なわせるようにし友が、本発明はこれに限定
されず１例えば、外部にもうけられるサービス・プ四セ
ッサ（８ＶＰ）等の装置を使用してアドレス変換回路５
の内容の変更あるいはプａｙりＢからブロックＣへのデ
ータ移動等を行なうことが可能である。
（７）　　発明の効果 不発ｑＲに１れば、ａａのユニットにニジ構成される記
憶装置において、複数のユニットでエラーが発生しても
、最初にエラー発生したユニットのみを切シ離し、後発
の他ユニットの工２−については嚢該エラーブロックを
切シ離しヱニット内τ゛１ の正常ブロック１ｍ換えるようにし九ので、切〕離し単
位を最小にすることができ、性能低下を最小限に押さえ
つつ地理を進めることが可能とな〕。
その効果は極めて大である０ 第１図は本発明による実施例の記憶システムのプｑツク
図、第Ｓ図は記憶装置の内容を示す図、ｇｇ図はアドレ
ス変換回路の構成を示す図、纂番図ｉ実施例の動作フロ
ーを示す図である。
第１ａ！！Ｉにおいて、ｌはアドレス信号−１農は切替
回路、８はアドレス分配回路、４は記憶装置、５はアド
レス変換回路、７は工２−検出部、８は交替制御部であ
る。
藩２図 ７−Ｑ＋、７　０　　　／　　　Ｚ　　　３３ｆ、３図 棒４１２１

Claims (1)

  1. 【特許請求の範囲】 それぞれ便数のブロックを有し単独で動作可能な値数の
    紀億二ニットからなる記憶装置であって。 エラー発生時に記憶ユニット単位に切り離しを行なうこ
    とが可能な１５にされた記憶装置にお−て。 最初のエラー発生時は＃轟する記憶為ニットを切シ離し
    、その後の新たな工２−発生時には、鋏新たな工２−を
    発生せしめた記憶ユニットの切）離しを行なうことなく
    、当該記憶ユニット内のエラ置制御方式。
JP56181601A 1981-11-12 1981-11-12 記憶装置制御方式 Pending JPS5883400A (ja)

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