JPS6120164A - 情報処理装置の障害防止方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置における特に主記憶装置の障害防
止方式に関する。

〔発明の背景〕

一般に情報処理装置においては、主記憶装置内で訂正の
不可能な障害が発生すると、その障害のある主記憶装置
上のデータは回復できないため、そのデータを使用する
処理は続行できなくなる。

これを防ぐため、テストブロックと呼ばれる命令により
、あらかじめ主記憶装置内に障害がないかどうかを調べ
、もし障害があれば、その障害を含む領域を使用しない
という手法が、従来より用いられている。

ところが、主記憶装置の固定領域をシステムの重要な情
報を格納する領域として用いている時には、その領域に
障害があるからといって、その領域を使わないようにす
ることもできないし、また、その領域内の障害はシステ
ムにとって致命的となりつる。たとえば、０番地より始
まる領域に割り込みに関する情報を持っているシステム
では、このＯ番地より始まる領域を前記テストブロック
命令によりテストし、障害のあることを検出しても、当
該領域を使用しないようにすることは不可能であるし、
この領域に障害が発生すると、システムにとって致命的
となる。

一方、上記憶装置上に、ハードウェアで使用する情報を
格納するハードウェアシステムエリア（ＨＳ　Ａ　：　
Ｈａｒｄｔｙａｒｅ　Ｓｙｓｔｅｍ　Ａｒｅａ）　を持
ち、その情報を用いて処理を行うことが一般化しつつあ
る。このような情報処理装置においても、Ｈ８Ａ内で発
生した障害によりハードウェア自体の処理の続行が不可
能になる。

このようにＨ８Ａなど、情報処理装置にとって重要な主
記憶装置の特定領域での障害は、システムとして致命的
となるため、これらの領域の障害を未然に防ぐことが必
要である。

〔発明の目的〕

本発明は上記事情に鑑みなされたもので、主記憶装置内
のシステムとして重要な情報を格納する領域にあらかじ
め障害のない領域を割り当てることにより、その領域内
での障害の発生を未然に防ぐようにした情報処理装置の
障害防止方式を提供することにある。

〔発明の概要〕

本発明は、主記憶装置を一定単位ごとに組み替えること
を可能とする手段を設け、情報処理装置の電源を投入す
る過程であらかじめ主記憶装置内の障害があるかどうか
テストし、その結果によって主記憶装置の組み替えを行
い、障害のある領域を、情報処理装置として重要な情報
が格納される領域に割り当てないようにしたことである
。

〔発明の実施例〕

以下、本発明の一実施例につき図面を参照して詳細に説
明する。

第１図は本発明の一実施例の情報処理装置の全体構成図
である。第１図において、主記憶制御ユニット（ＳＣＵ
）２は信号線２を介して主記憶装置（ＭＳ）１の読み出
しおよび書き込みを制御する。５ＣＵ２は、また、ＭＳ
Ｉを一定東位ごとに組替えるＭＳ組替え手段２２を含む
、ＭＳテストユニット６は、信号線４を介して５ＣＵ３
をコントロールし、ＭＳＩに障害があるかどうかをテス
°　−３− トする手段を持つ。このテスト結果は信号線７を介して
ＭＳ組替え制御ユニット８に送られる。ＭＳ組替え制御
ユニット８は、このデータをもとにＭＳの組替え指示を
信号線５を介して、５ＣＵ３に出す。ＭＳ組替え制御ユ
ニット８は、さらにシステム領域指示レジスタ２３を含
み、このレジスタ２３によりシステム領域がＭＳｌ上の
どの領域に存在するかを識別しつる。電源投入制御ユニ
ット２０は情報処理装置の電源投入を制御する。信号線
２４には電源投入単位ごとに、電源を投入することを指
示する信号が送出される。さらに、電源投入制御ユニッ
ト２０は、信号線２５．２６を介してＭＳテストユニッ
ト６およびＭＳ組替え制御ユニット８に起動をかけるこ
とができる。設定情報格納装置２１はフロッピーディス
クあるいはディスクなどの記憶手段であり、この中には
ＭＳ組み替え手段２２やシステム領域指示レジスタ２３
に格納されるべき、初期値が記憶されてい乞。

電源投入制御ユニット２０は、これらの情報を信号線２
７を介して読み出すことが出来、読み出し°　−４− た情報を５ＣＵ３内のＭＳ組替え手段２２やＭＳ組替え
制御ユニット８内のシステム領域指示レジスタ２３に設
定する手段を持つ。

第２図は主記憶制御ユニット（ＳＣＵ）３が有するＭＳ
組替え手段２２とＭＳＩとの関係を示したものである。

今、説明を簡昨にするため１Ｍ５ｌは４つのブロック０
〜３に分割されているものとする。絶対アドレスレジス
タ９はＭＳＩをアクセスするためのアドレスを格納する
レジスタであり１Ｍ５Ｉのブロックを示すブロックアド
レスとブロック内アドレスに分けられる。ブロックアド
レスは、信号線１２を介して浮動アドレスレジスタ（Ｆ
ＡＲ）１０に送られる。ＦＡＲＩＱは、ＭＳｌのブロッ
クに対比して４つのエントリを持っており、それぞれの
エントリは、信号線１２により送ら九でくるブロックア
ドレスによりアドレス付けされて読み出される。読み出
されたＦＡＲＩＯのエントリは、信号線１４を介して、
物理アドレスレジスタ１１に送出される。物理アドレス
レジスタ１１には、同時に絶対アドレスレジスタ９のブ
ロック内アドレス部が信号線１３を介して送られ、信号
線１４と１３の内容を合せて物理アドレスが生成される
。物理アドレスレジスタ１１の内容は、信号線１５を介
してＭＳＩに送られ１Ｍ５１は信号線１５の内容をアド
レスとしてアクセスされる。

次に、第２図に示すＭＳ組替え手段を用いてＭＳを組替
える様子を説明する。

まず、ＦＡＲｌＯの内容が、第３図に示す如く（００）
、（０１）、（１０）、（１１）の場合について考える
。この時には、ＦＡＲｌｏを用いて絶対アドレスを物理
アドレスに変換を行っても絶対アドレスと物理アドレス
は等しい。すなわち。

ＭＳＩのブロックと絶対アドレスの関係は、第４図に示
すように、０番地より順にブロック０，１゜２．３の順
となる。

次に、ＦＡＲｌｏの内容が第５図に示す如く。

（００）、（Ｏｆ）、（１１）、（１０）の場合を考え
る。この時には、ＦＡＲＩＯを用いて変換を行うことに
より、絶対アドレスの（１０）は（１１）に、（１１）
は（１０）に変換される。

この結果、ＭＳのブロックと絶対アドレスの関係は、第
６図に示す様に、０番地より順にブロック０．１，３．
２となる。すなわち、第４図の場合と比べると、ブロッ
ク２とブロック３が入れ替わったことになる。

以上述べたように、第２図に示すＭＳ組替え手段により
ＭＳの組替えができる。

第７図は、第１図に示すシステム領域指示レジスタ２３
とＭＳＩの関係を示す図である。システム領域指示レジ
スタ２３は４つの部分に分れており、それぞれがＭＳＩ
内のブロックと対応している。このレジスタ２３の内容
は、該当ブロック内にシステム領域を含む時″１′″に
設定される。例えば図に示すように（０００１，）が設
定されている時には、ブロック３にシステム領域が含ま
れていることを示している。

第８図はシステム領域指示レジスタ２３の他の構成例を
示したものである。第８図の場合、システム領域指示レ
ジスタ２３はシステム領域の内容−’／− を２ビツトの２進数として持っており、その内容をデコ
ーダ２８でデコードした結果がそれぞれのブロックに対
応する。システム領域の先頭アドレスを持つ装置では、
そのアドレス上位ビットを用いてもよい。第８図の例で
は、レジスタ２３の内容は（１１）　、であり、ブロッ
ク３にシステム領域が含まれていることを示している。

第９図は電源投入ユニット２０の動作を示す流れ図であ
る。電源投入ユニット２０には、電源投入を指定する手
段として、スイッチあるいは他の手段を持つ。電源投入
が指定されると、第９図に示すフロー図に従い処理が開
始される。まず、電源投入制御ユニット２０は、信号線
２４により、各電源ユニットに電源投入を指示する（ス
テップ１０１）。電源投入が終了すると、設定情報格納
装置２１よりＦＡＲＩＯと、システム領域指示レジスタ
２３に設定すべき初期値を読み出し、ＦＡＲＩＯ，シス
テム領域指示レジスタ２３に値を設定すべく５ＣＵ３．
ＭＳ組替え制御ユニット８に指示する（ステップ１０２
）。設定が終了すると、情報処理装置の各部に対してリ
セットをかける（ステップ１０３）。リセット動作終了
後、電源投入制御ユニット２０は信号線２５を介してＭ
Ｓテストユニット６に起動をかける（ステップｌＯ／Ｉ
）。ＭＳテストユニット６がＭＳテスト動作を終了する
と、電源投入制御ユニット２０はＭＳ組替え制御ユニッ
ト８に対してＭＳの組替えを指示する（ステップ１０５
）。ＭＳ組替え制御ユニット２０はこの指示により、も
しシステム領域を含むブロックに障害があればＭＳＩの
組替えを行う。

以上述べた一連の動作を電源投入時に行うことにより、
ＭＳＩ内の障害のある領域がシステム領域に割り当てら
れないようにすることができる。

次に、ＭＳテストユニット６とＭＳ組替え制御ユニット
８の動作について詳細に説明する。

第１０図は、ＭＳテストユニット６の出力信号線７の内
容を示した図である。図に示すように、信号線７はＭＳ
ＩのブロックＯ〜３に対応して４つの部分に分けらける
。１６はブロック０に障害があるかどうかを示しており
、障害があればパビ′が設定され、障害がなければ０′
″となる。１７゜１８．１９についても、同様にブロッ
ク１，２゜３の障害の有無が示される。この信号線７の
内容はＭ　Ｓテストユニツ１−６により設定される。

第１１図はＭＳテストユニット６の動作を示す流れ図で
ある。ＭＳテストユニット６は、まず。

ＭＳＩのブロックＯに障害があるかどうかをテストする
（ステップ２０１）。テストの結果、もし、障害があれ
ば（ステップ２０２）、信号線７のビット１６をＩＩ　
Ｉ　ＩＩとする（ステップ２０９）。以下同様に、ブロ
ックｌ、２．３のテストを順に行って該ブロックに障害
があるかどうか調べ（ステップ２０３〜２０８）、もし
障害があれば、信号線７中の該当ビットを′１′″とす
る（ステップ２１０〜２１２）。

第１２図はＭＳ組替え制御ユニット８の動作を示し、た
流れ図である。ＭＳ組替え制御ユニット８は、信号線７
のＭＳ障害情報をもとに、以下の如く動作する。ます、
最初に信号線７の内容を用い、システム領域指示レジス
タ２３に示されてい′るＭＳｌのシステム領域を含むブ
ロック内に障害があるかどうか判定する（ステップ３０
１）。もし、障害がなければ、ＭＳＩの組替えは不要で
あり、そのまま動作は終了する。もし障害があれば、信
号線７の内容から他の障害がないブロックを捜す（ステ
ップ３０２）。この時、ＭＳＩの全ブロックに障害があ
れば、障害のない領域をシステム領域に割り当てること
が不可能であるので５処理は異常終了する（ステップ３
０３）。障害のないブロックが見つかれば、そのブロッ
クをシステム領域に割り当てる（ステップ３０４）。す
なわち。

ＭＳ組替え制御ユニット８は信号線５を介して５ＣＵ３
にＭＳＩの組替えを指示することにより、５ＣＵ３はＭ
Ｓ組替え手段２２中の浮動アドレスレジスタ（ＦＡＲ）
１０の内容を書き替え、システム領域に割り当てられて
いる障害を含むブロックを障害のないブロックと入れ替
える。

次に、ＭＳ上の障害のない領域をシステム領域に割り当
てる様子を具体的に説明する。まず１ＭＳ組替え手段２
２中のＦＡＲ］、Ｏの内容は第３図＝１°１− に示すようになっているとする。すなわち、絶対アドレ
スとＭＳＩのブロックの関係は０番地から順にブロック
０，１，２．３の順であるとする。

今、システムにとって重要な情報を含むシステム領域は
、アドレスの最上位、すなわちブロック３内に置かれて
いるとする。ＭＳテストユニット６は、まず、５ＣＵ３
を介してＭＳＩに障害があるかどうかをテストする。そ
の結果、ブロックに障害を検出したとする。このＭＳＩ
の障害情報は信号線７を介してＭＳ組替え制御ユニット
８に送られ、該ＭＳ組替え制御ユニット８に起動がかけ
られる。ＭＳ組替え制御ユニット８は、システム領域指
示レジスタ２３により障害を含むブロック３がシステム
領域に割り当てられていることを知り、ＭＳＩの組替え
を５ＣＵ３に指示する。ＭＳＩのブロック２に障害がな
いとすると、ＭＳ組替え制御ユニット８はブロック２と
ブロック３の入れ替えを５ＣＵ３に指示する。これを受
けてＳ’ＣＵ３はＭＳ組替え手段２２中のＦＡＲＩＯの
内容を第５図に示すように書き替える。この結果、絶対
ア−１’２− ドレスとＭＳＩのブロックの関係は第１４図に示すよう
になり、障害のないブロック２にシステム領域が割り当
てられる。

以上述べてきたように、ＭＳを電源投入時にテストし５
て組み替えを行うことにより、システム領域での障害を
未然に防ぐことができる。

なお、実施例では、ＭＳの４つのブロックに分割されて
いるとしたが、勿論、２つ以上であればいくつのブロッ
クに分割されていてもよい。

〔発明の効果〕

以上に述べた如き構成であるから１本発明によれば、シ
ステム立上げ前の電源投入時に、ＭＳの内容をあらかじ
めテストし、ハードウェアシステムエリア（ＩＳＡ）な
ど、システムとして重要な情報を含んでいる領域に、障
害を含まない領域を割り当てることができるので、これ
らの領域では障害によるシステムダウンを未然に防ぐこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す全体のプロツり図、第
２図は第１図における主記憶組替え手段の構成例を示す
図、第３図は第２図における浮動アドレスレジスタの内
容の一例を示す図、第４図は第３図の場合の絶対アドレ
スとＭ　Ｓブロックの対応図、第５図は浮動アドレスレ
ジスタの内容の他の一例を示す図、第６図は第５図に示
す場合の絶対アドレスとＭＳブロックの対応図、第７図
及び第８図は第１図におけるシステム領域指示レジスタ
の構成例を示す図、第９図は第１図における電源投入ユ
ニットの動作を示す流れ図、第１０図は第１図における
信号線７の構成を示す図、第１１図は第１図におけるＭ
Ｓテストユニットの動作を示す流れ図、第１２図は第１
図におけるＭＳ組替え制御ユニットの動作を示す流れ図
、第１３図はシステム領域に障害を含む時のＭＳの構成
例を示す図、第１４図はＭＳ組替え後のＭＳの構成を示
す図である。 １・・・主記憶装置、　　３・・・主記憶制御ユニット
、６・・・主記憶（ＭＳ）テストユニノｌ−。 ８・・主記憶（ＭＳ）組替え制御ユニット、２０・・・
電源投入制御ユニット、　　２１・・・設定情報格納装
置、　　２２・・・主記憶組替え手段、２３・・・シス
テム領域指示レジスタ。

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置を有する情報処理装置において、上記
   主記憶装置内に障害があるかどうかをテストする主記憶
   テスト手段と、上記主記憶装置を所定単位ごとに組み替
   えることを可能とする主記憶組替え手段と、システムと
   して重要な情報が格納されていることを示すシステム領
   域指示手段とを設け、情報処理装置の電源投入時、上記
   主記憶装置のテストを行って、その検出された障害情報
   と上記システム領域指示手段の内容により主記憶装置を
   組み替え、主記憶装置内の障害のある領域を、システム
   として重要な情報が格納される領域に割り当てないよう
   にすることを特徴とする情報処理装置の障害防止方式。