JPH05257823A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05257823A JPH05257823A JP4087955A JP8795592A JPH05257823A JP H05257823 A JPH05257823 A JP H05257823A JP 4087955 A JP4087955 A JP 4087955A JP 8795592 A JP8795592 A JP 8795592A JP H05257823 A JPH05257823 A JP H05257823A
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- JP
- Japan
- Prior art keywords
- parity
- error
- memory
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 パリティビット記憶用メモリを有するＲＡＭ
装置の立上げ診断において、パリティメモリ不良による
パリティエラーの発生時には、システムダウンを防止し
て装置の継続使用を可能とする。 【構成】 現用パリティメモリ５の他に予備用パリティ
メモリ６を設ける。ＲＡＭ２の読出しデータのチェック
をデータエラー検出回路１３で行い、エラー検出されな
いときに、パリティエラーがパリティ検出回路８で検出
されると、現用パリティメモリ５の故障と判断されるの
で、予備用パリティメモリ６に切換えて、以降運用す
る。このときのパリティエラーの報告はマスク回路９に
て抑止して、システムダウンを防ぐ。
装置の立上げ診断において、パリティメモリ不良による
パリティエラーの発生時には、システムダウンを防止し
て装置の継続使用を可能とする。 【構成】 現用パリティメモリ５の他に予備用パリティ
メモリ６を設ける。ＲＡＭ２の読出しデータのチェック
をデータエラー検出回路１３で行い、エラー検出されな
いときに、パリティエラーがパリティ検出回路８で検出
されると、現用パリティメモリ５の故障と判断されるの
で、予備用パリティメモリ６に切換えて、以降運用す
る。このときのパリティエラーの報告はマスク回路９に
て抑止して、システムダウンを防ぐ。
Description
【０００１】
【技術分野】本発明は情報処理装置に関し、特にランダ
ムアクセスメモリ（ＲＡＭ）のパリティチェック機能を
有する情報処理装置に関するものである。
ムアクセスメモリ（ＲＡＭ）のパリティチェック機能を
有する情報処理装置に関するものである。
【０００２】
【従来技術】図４は従来のこの種の情報処理装置のブロ
ック図であり、ＣＰＵ１がＲＡＭ２の記憶データを読出
したとき、そこでパリティエラーが発生すると、装置異
常として以後装置全体を使用できないシステムダウン状
態としている。
ック図であり、ＣＰＵ１がＲＡＭ２の記憶データを読出
したとき、そこでパリティエラーが発生すると、装置異
常として以後装置全体を使用できないシステムダウン状
態としている。
【０００３】尚、図４において、パリティ付加回路３は
ＲＡＭ２への書込みデータのパリティチェック用のビッ
トを付加するものであり、このパリティビットがパリテ
ィメモリ５に記憶される。ＲＡＭ２からの読出しデータ
はパリティメモリ５から対応して読出されたパリティビ
ットと共にパリティ検出回路８へ入力されパリティエラ
ーの有無がチェックされる。
ＲＡＭ２への書込みデータのパリティチェック用のビッ
トを付加するものであり、このパリティビットがパリテ
ィメモリ５に記憶される。ＲＡＭ２からの読出しデータ
はパリティメモリ５から対応して読出されたパリティビ
ットと共にパリティ検出回路８へ入力されパリティエラ
ーの有無がチェックされる。
【０００４】保持メモリ１２は電源断状態でもその記憶
内容を保持できるハードディスクやバックアップ電源付
きメモリである。
内容を保持できるハードディスクやバックアップ電源付
きメモリである。
【０００５】図５は図４の装置の動作例を示すフローチ
ャートであり、ＣＰＵ１はＲＡＭ２に対して順次０００
０H 番地から最終のＦＦＦＦH 番地までチェック用デー
タ５５５５H を書込んで行く。尚、H は１６進数を示
す。このとき、パリティ付加回路３により、書込みデー
タのパリティビットがパリティメモリ５へ書込まれて行
く。
ャートであり、ＣＰＵ１はＲＡＭ２に対して順次０００
０H 番地から最終のＦＦＦＦH 番地までチェック用デー
タ５５５５H を書込んで行く。尚、H は１６進数を示
す。このとき、パリティ付加回路３により、書込みデー
タのパリティビットがパリティメモリ５へ書込まれて行
く。
【０００６】全アドレスにこのチェック用データが書込
まれると、ＣＰＵ１はＲＡＭ２の読出しアドレスを００
００H 番地として順次データの読出しを行う。この読出
し時に、パリティメモリ５からも対応パリティビットが
読出され、パリティ検出回路８にてパリティチェックが
行われる。
まれると、ＣＰＵ１はＲＡＭ２の読出しアドレスを００
００H 番地として順次データの読出しを行う。この読出
し時に、パリティメモリ５からも対応パリティビットが
読出され、パリティ検出回路８にてパリティチェックが
行われる。
【０００７】このとき、パリティエラーが発生すると、
装置異常としてシステムダウン状態となるようになって
いる。この様に、パリティエラーが発生すると、必ずシ
ステムダウンとしているために、保守員等による装置の
復旧作業が完了するまでは、装置を使用できないという
欠点がある。
装置異常としてシステムダウン状態となるようになって
いる。この様に、パリティエラーが発生すると、必ずシ
ステムダウンとしているために、保守員等による装置の
復旧作業が完了するまでは、装置を使用できないという
欠点がある。
【０００８】
【発明の目的】本発明の目的は、パリティエラーの発生
があっても、パリティメモリの故障によるものであれば
システムダウンとすることなく装置の継続使用を可能と
した情報処理装置を提供することである。
があっても、パリティメモリの故障によるものであれば
システムダウンとすることなく装置の継続使用を可能と
した情報処理装置を提供することである。
【０００９】
【発明の構成】本発明による情報処理装置は、ランダム
アクセスメモリと、このメモリの記憶データのパリティ
ビットを格納する第１及び第２のパリティメモリと、前
記第１及び第２のパリティメモリに対して択一的に前記
パリティビットを書込み読出しする選択手段と、この選
択手段により読出されたパリティビットを用いて前記ラ
ンダムアクセスメモリの読出しデータをパリティ検出す
るパリティ検出手段と、前記読出しデータのエラーの有
無を検出するデータエラー検出手段と、この検出手段に
よりエラーが検出されずかつ前記パリティ検出手段によ
りパリティエラーが検出されたとき前記パリティエラー
の検出信号をマスクすると共に前記選択手段の選択状態
を切替え制御する手段とを含むことを特徴とする。
アクセスメモリと、このメモリの記憶データのパリティ
ビットを格納する第１及び第２のパリティメモリと、前
記第１及び第２のパリティメモリに対して択一的に前記
パリティビットを書込み読出しする選択手段と、この選
択手段により読出されたパリティビットを用いて前記ラ
ンダムアクセスメモリの読出しデータをパリティ検出す
るパリティ検出手段と、前記読出しデータのエラーの有
無を検出するデータエラー検出手段と、この検出手段に
よりエラーが検出されずかつ前記パリティ検出手段によ
りパリティエラーが検出されたとき前記パリティエラー
の検出信号をマスクすると共に前記選択手段の選択状態
を切替え制御する手段とを含むことを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例のブロック図であ
り、図４と同等部分は同一符号により示す。図４の回路
に対して切換回路４、パリティメモリ６、マルチプレク
サ７、マスク回路９、デコーダ＆レジスタ回路１０、レ
シーバ１１及びデータエラー検出回路１３を追加してい
る。
り、図４と同等部分は同一符号により示す。図４の回路
に対して切換回路４、パリティメモリ６、マルチプレク
サ７、マスク回路９、デコーダ＆レジスタ回路１０、レ
シーバ１１及びデータエラー検出回路１３を追加してい
る。
【００１２】図２，３は本実施例の動作フローを表わし
ている。ＣＰＵ１がＲＡＭ２にデータを書込むときに入
力データＡをパリティ付加回路３に入力し、入力データ
Ａの論理１の数を調べて偶数または奇数パリティを表わ
す１ビットのパリティビットＢを出力し、切換回路４を
経由してパリティメモリ５またはパリティメモリ６に書
込みを行うよう構成している。
ている。ＣＰＵ１がＲＡＭ２にデータを書込むときに入
力データＡをパリティ付加回路３に入力し、入力データ
Ａの論理１の数を調べて偶数または奇数パリティを表わ
す１ビットのパリティビットＢを出力し、切換回路４を
経由してパリティメモリ５またはパリティメモリ６に書
込みを行うよう構成している。
【００１３】切換回路４はデコーダ＆レジスタ回路１０
（デコーダの後段にデコーダ出力を保持するラッチ回路
が接続されている）の指示によって、パリティビットＢ
をパリティメモリ５またはパリティメモリ６の一方へ送
出する。ＲＡＭ２から出力データＣを読出す時には、出
力データＣと同時にパリティビットＤまたはＥも読出
し、出力データＣをパリティ検出回路８に入力して、Ｒ
ＡＭ２から読出されたデータのパリティを照合し、デー
タの誤りを検出している。
（デコーダの後段にデコーダ出力を保持するラッチ回路
が接続されている）の指示によって、パリティビットＢ
をパリティメモリ５またはパリティメモリ６の一方へ送
出する。ＲＡＭ２から出力データＣを読出す時には、出
力データＣと同時にパリティビットＤまたはＥも読出
し、出力データＣをパリティ検出回路８に入力して、Ｒ
ＡＭ２から読出されたデータのパリティを照合し、デー
タの誤りを検出している。
【００１４】マルチプレクサ７はデコーダ＆レジスタ回
路１０の指示により、パリティメモリ５またはパリティ
メモリ６から読出したパリティビットを選択してパリテ
ィ検出回路８へ入力している。マスク回路９はデコーダ
＆レジスタ回路１０の指示により、パリティ検出回路８
で検出されたパリティエラー信号をマスクしている。
路１０の指示により、パリティメモリ５またはパリティ
メモリ６から読出したパリティビットを選択してパリテ
ィ検出回路８へ入力している。マスク回路９はデコーダ
＆レジスタ回路１０の指示により、パリティ検出回路８
で検出されたパリティエラー信号をマスクしている。
【００１５】ＣＰＵ１はデコーダ＆レジスタ回路１０か
らレシーバ１１へイネーブル信号を送出することにより
パリティエラー信号Ｆを読取ることができる。また、デ
ータエラー検出回路１３はＲＡＭ２からの読出しデータ
Ｃのエラーを検出するものである。
らレシーバ１１へイネーブル信号を送出することにより
パリティエラー信号Ｆを読取ることができる。また、デ
ータエラー検出回路１３はＲＡＭ２からの読出しデータ
Ｃのエラーを検出するものである。
【００１６】次に、かかる構成において、ＲＡＭ２の診
断をベースに図２，３のフローチャートを用いて動作に
ついて説明する。尚、説明のためにＲＡＭ２のメモリ領
域をアドレス００００H 〜ＦＦＦＦH とする。
断をベースに図２，３のフローチャートを用いて動作に
ついて説明する。尚、説明のためにＲＡＭ２のメモリ領
域をアドレス００００H 〜ＦＦＦＦH とする。
【００１７】まず図１に示すマスク回路９をマスク状態
とし、パリティエラーが発生しても、装置異常によるシ
ステムダウンとならないようにする。ＲＡＭ２のアドレ
ス００００H 〜ＦＦＦＦH へデータ５５５５H を書込
む。全アドレスの書込み終了後データを読出し、データ
エラー検出回路１３にて読出したデータが５５５５H で
あることを確認する。
とし、パリティエラーが発生しても、装置異常によるシ
ステムダウンとならないようにする。ＲＡＭ２のアドレ
ス００００H 〜ＦＦＦＦH へデータ５５５５H を書込
む。全アドレスの書込み終了後データを読出し、データ
エラー検出回路１３にて読出したデータが５５５５H で
あることを確認する。
【００１８】データの照合終了後、パリティエラー信号
をＣＰＵ１で読取り、エラーかどうかを確認する。パリ
ティエラーでない場合は、マスク回路９のマスクを解除
する。パリティエラーが発生している場合は、初期状態
で使用しているパリティメモリ５が不良であるため、予
備のパリティメモリ６を使用できるように切換回路４を
制御し、パリティビットＢがパリティメモリ６へ送られ
るようにする。
をＣＰＵ１で読取り、エラーかどうかを確認する。パリ
ティエラーでない場合は、マスク回路９のマスクを解除
する。パリティエラーが発生している場合は、初期状態
で使用しているパリティメモリ５が不良であるため、予
備のパリティメモリ６を使用できるように切換回路４を
制御し、パリティビットＢがパリティメモリ６へ送られ
るようにする。
【００１９】同様に、マルチプレクサ７を制御し、パリ
ティメモリ６からのパリティビットＥをパリティ検出回
路８へ入力する。パリティエラーが発生したアドレスは
保持メモリ１２（電源断状態でも内容を保持できるハー
ドディスクやバックアップ電源付きメモリ等）へ格納す
ることによりエラーの履歴を管理することができる。
ティメモリ６からのパリティビットＥをパリティ検出回
路８へ入力する。パリティエラーが発生したアドレスは
保持メモリ１２（電源断状態でも内容を保持できるハー
ドディスクやバックアップ電源付きメモリ等）へ格納す
ることによりエラーの履歴を管理することができる。
【００２０】診断において、パリティエラーが発生し、
自動復旧した後もパリティエラーが発生したことを装置
ディスプレイ部等に表示し、その表示に基づき、オペレ
ータが保守員をコールすることができる。
自動復旧した後もパリティエラーが発生したことを装置
ディスプレイ部等に表示し、その表示に基づき、オペレ
ータが保守員をコールすることができる。
【００２１】
【発明の効果】以上説明したように本発明はパリティメ
モリ不良によるパリティエラーが発生しても、予備のパ
リティメモリを使用することによりシステムをダウンさ
せずに引続き使用することができ、また装置未使用時に
故障修理を行うことができるという効果がある。
モリ不良によるパリティエラーが発生しても、予備のパ
リティメモリを使用することによりシステムをダウンさ
せずに引続き使用することができ、また装置未使用時に
故障修理を行うことができるという効果がある。
【図１】本発明の実施例のシステムブロック図である。
【図２】本発明の実施例の動作を示すフローチャートで
ある。
ある。
【図３】本発明の実施例の動作を示すフローチャートで
ある。
ある。
【図４】従来の情報処理装置のシステムブロック図であ
る。
る。
【図５】図４の装置の動作を示すフローチャートであ
る。
る。
１ ＣＰＵ ２ ＲＡＭ ３ パリティ付加回路 ４ 切換回路 ５ パリティメモリ ６ 予備用パリティメモリ ７ マルチプレクサ ８ パリティ検出回路 ９ マスク回路 １０ デコーダ＆レジスタ回路 １１ レシーバ １２ 保持メモリ １３ データエラー検出回路
Claims (2)
- 【請求項１】 ランダムアクセスメモリと、このメモリ
の記憶データのパリティビットを格納する第１及び第２
のパリティメモリと、前記第１及び第２のパリティメモ
リに対して択一的に前記パリティビットを書込み読出し
する選択手段と、この選択手段により読出されたパリテ
ィビットを用いて前記ランダムアクセスメモリの読出し
データをパリティ検出するパリティ検出手段と、前記読
出しデータのエラーの有無を検出するデータエラー検出
手段と、この検出手段によりエラーが検出されずかつ前
記パリティ検出手段によりパリティエラーが検出された
とき前記パリティエラーの検出信号をマスクすると共に
前記選択手段の選択状態を切替え制御する手段とを含む
ことを特徴とする情報処理装置。 - 【請求項２】 前記パリティエラーの発生時における前
記ランダムアクセスメモリの読出しアドレスを格納する
手段を有することを特徴とする請求項１記載の情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087955A JPH05257823A (ja) | 1992-03-12 | 1992-03-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087955A JPH05257823A (ja) | 1992-03-12 | 1992-03-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257823A true JPH05257823A (ja) | 1993-10-08 |
Family
ID=13929300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087955A Pending JPH05257823A (ja) | 1992-03-12 | 1992-03-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134363A (ja) * | 2009-12-22 | 2011-07-07 | Fujitsu Semiconductor Ltd | インターフェース回路、パリティビット割付方法及び半導体記憶装置 |
-
1992
- 1992-03-12 JP JP4087955A patent/JPH05257823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134363A (ja) * | 2009-12-22 | 2011-07-07 | Fujitsu Semiconductor Ltd | インターフェース回路、パリティビット割付方法及び半導体記憶装置 |
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