JPH081614B2 - エラー回復処理方法及び装置 - Google Patents

エラー回復処理方法及び装置

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JPH081614B2
JPH081614B2 JP3214308A JP21430891A JPH081614B2 JP H081614 B2 JPH081614 B2 JP H081614B2 JP 3214308 A JP3214308 A JP 3214308A JP 21430891 A JP21430891 A JP 21430891A JP H081614 B2 JPH081614 B2 JP H081614B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はエラー回復処理方法及び
装置に関し、特に記憶アレイにおいてエラー訂正コード
を用いた場合のような高いコスト及び複雑さをもつこと
なくエラーを回復させる方法及び装置を提供するもので
ある。
【０００２】
【従来の技術】ベクトル処理性能をもつキーエレメント
としてベクトルレジスタを構成する記憶アレイチツプが
用いられている。ベクトルレジスタは誤り率が比較的高
いので、記憶アレイチツプにエラーが生じたときこれを
回復させることが望ましい。従来技術においては回復を
なし得ないような単純なパリテイや伝統的なエラー訂正
符号（ＥＣＣ）が用いられていた。エラー訂正符号ＥＣ
Ｃはエラーの発生後これを回復させることができるが、
実行が比較的困難であり、また大規模な論理処理が必要
であり、さらにベクトル処理性能の全体的な計画と衝突
する傾向がある。
【０００３】
【発明が解決しようとする課題】本発明による方法は上
述の困難性を解決するために、一般に用いられている高
密度のアレイチツプを利用して当該高密度性を活用する
ことにより、ベクトルレジスタに記憶されているすべて
のデータの冗長コピーを得、これによりエラーの回復を
当該冗長データに基づいてなし得るようにする。以下に
述べる方法はアレイチツプに一時的に生ずるエラー及び
永久エラーのうちのほとんどを回復させるために用いる
ことができる。
【０００４】米国特許第４３２６２９１号には、冗長論
理ユニツトがこれと同時に動作する本来必要な論理ユニ
ツトと共に提案されている。本来必要な論理ユニツト及
び冗長ユニツトは共に必要に応じて同じ出力データを発
生する。本来必要な論理ユニツトからの出力データはデ
ータバスに供給されると共に、冗長論理ユニツトの出力
はパリテイチエツクデイジツト発生回路に供給される。
冗長論理ユニツトから受けたデータに基づいて、パリテ
イチエツクデイジツト発生回路はパリテイチエツクデイ
ジツトを発生し、このパリテイチエツクデイジツトは本
来必要な論理ユニツトからのデータと一緒にデータバス
に供給される。パリテイチエツク回路は、データバスか
らデータ及びパリテイチエツクデイジツトを受けて、当
該パリテイチエツク回路によつてパリテイが正しいか否
かを判定する演算をする。パリテイが正しくないときパ
リテイチエツク回路はユーザに警戒体制を取らせるよう
な警報を発生する。メモリチツプ内の非不良セル及び不
良セルの位置を保持させる手段を用いることによつてチ
ツプそれ自体やメモリシステム内に冗長性をもたさせる
ような技術が提案されている。例えば米国特許第４３７
６３００、４３８００６６、４６８８２１９及び４７６
８１９３号がある。
【０００５】本発明は以上の点を考慮してなされたもの
で、１次記憶手段の完全なコピーを記憶するようなバツ
クアツプ記憶手段を用意することにより、１次記憶手段
内に生じたエラーを回復させるようにしたエラー回復処
理方法及び装置を提案しようとするものである。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、１次データアレイと、当該１次デ
ータアレイに記憶されているデータエレメントについて
のパリテイデータを記憶するパリテイアレイとを含むコ
ンピユータシステムについて、１次データアレイに記憶
された１次データのエラーを回復する方法において、１
次データアレイに記憶されたデータの完全なコピーをバ
ツクアツプ記憶手段に記憶するステツプと、パリテイエ
ラーが検出されたときすべての処理を停止するステツプ
と、バツクアツプアレイのデータがパリテイアレイのパ
リテイと一致したとき１次データアレイのデータをバツ
クアツプアレイのデータと一致するように訂正するステ
ツプとを設けるようにする。
【０００７】
【作用】１次データアレイに発生したエラーを回復する
ためシステムにはパリテイ記憶手段が設けられ、１次デ
ータアレイに記憶されているデータの完全なコピーをバ
ツクアツプ記憶手段に用意する。論理回路によつてパリ
テイエラーが検出されたときすべての処理は停止され
る。さらにバツクアツプ記憶手段にあるデータがパリテ
イと一致したとき、１次データアレイ内のデータはバツ
クアツプ記憶手段のデータと置き換えられる。さらに実
施例においてはパリテイエラーの置換えが検出されたと
きバツクアツプ記憶手段からのデータが用いられる。
【０００８】
【実施例】以下図面について本発明の一実施例を詳述す
る。
【０００９】図１には記憶装置１０のブロツクダイヤグ
ラムが示されており、記憶装置１０は本発明によるコン
ピユータシステムにおいてベクトル処理をする際に用い
るベクトルレジスタを形成している。本発明によれば、
バス１１のデータは32ビツトのデータ入力レジスタ１７
を介してデータアレイ１３に供給されると共に、32ビツ
トのバツクアツプ入力レジスタ１８を介してバツクアツ
プアレイチツプ１５のバツクアツプ記憶装置に供給され
る。このベクトル処理システムは例えばそれぞれ32ビツ
ト幅及び 256素子深さをもつ論理的な16個のレジスタを
有する。
【００１０】レジスタの実際的な物理的割付けはデータ
アレイ１３に分類されており、データアレイ１３は４つ
のインタリーブ型記憶アレイチツプを用いることによ
り、複数の読出し及び書込みを同じ機械周期の間になし
得るようになされている。データアレイ１３は例えば図
２に示すように例えば32ビツト幅及び2048深さを有する
ような４つの半導体アレイチツプで構成されている。
【００１１】図２にはデータ用に４つのアレイチツプを
有すると共に、パリテイ用に４つのアレイチツプを有す
る４系統のインタリーブ構成を用いて典型的に割り付け
られたブロツクダイヤグラムが示されている。第１のア
レイチツプ１３１において「１次データインタリーブ
０」と呼ぶ部分はレジスタのエレメント０、４、８、１
２、……を記憶している。第２のアレイチツプ１３２に
おいて「１次データインタリーブ１」の部分は同じレジ
スタのエレメント１、５、９、１３、……を記憶してい
る。第３のアレイチツプ１３３において「１次データイ
ンタリーブ２」は同じレジスタのエレメント２、６、１
０、１４、……を記憶している。第４のアレイチツプ１
３４において「１次データインタリーブ３」は同じレジ
スタのエレメント３、７、１１、１５、……を記憶して
いる。
【００１２】この構成は２つの異なるインタリーブから
の読出しと、第３のインタリーブへの書込みを同じサイ
クルにおいてなし得る。また入力データは４ビツトのパ
リテイ発生回路２１に供給され、パリテイ発生回路２１
はそれぞれ32ビツトのパリテイ入力レジスタ２３及びパ
リテイアレイ１９に供給される。パリテイ入力レジスタ
２３は実際上８つの４ビツトパリテイを記憶する。デー
タアレイ１３において特定のインタリーブに対してデー
タの書込みが生ずると、対応する書込みが対応するパリ
テイインタリーブに供給される。
【００１３】第１のパリテイチツプ１９１の「１次パリ
テイインタリーブ０」は記憶されたエレメント０、４、
８、１２、……に対するパリテイを記憶し、第２のパリ
テイチツプ１９２の「１次パリテイインタリーブ１」は
記憶されたエレメント１、５、９、１３、……に対する
パリテイを記憶し、第３のパリテイチツプ１９３の「１
次パリテイインタリーブ２」は記憶されたエレメント
２、６、１０、１４、……に対するパリテイを記憶し、
第４のパリテイチツプ１９４の「１次パリテイインタリ
ーブ３」は記憶されたエレメント３、７、１１、１５、
……に対するパリテイを記憶する。
【００１４】上述したように半導体アレイチツプ１３１
〜１３４は例えば32ビツト幅及び2048深さをもつ。この
アレイチツプはベクトルレジスタ適用装置用に通常使用
されるものよりもさらに一段と高密度である。この超高
密度性はベクトルレジスタ内に記憶されるすべてのデー
タの冗長なコピーを用意するために活用され、これによ
り当該冗長なデータに基づいてエラーの回復をすること
ができる。この方法はアレイチツプ内に生ずる一時的な
エラー及びほとんどの永久的なエラーを回復するために
用いられる。ベクトルレジスタへの応用のために実際上
使用されるのはアレイチツプ領域全体の一部分だけであ
るので、図１において２次データアレイ１３Ｂとして示
されている同じチツプ内の第２のアドレス空間が後述す
るようにスキヤン専用ラツチ３１を介して利用される。
【００１５】正常動作の間は全体として符号１３Ａによ
つて示す第１のアドレス空間、すなわちアドレス空間ブ
ロツク１３Ａだけが使用される。このアドレス空間ブロ
ツク１３Ａは「１次データ」の語によつて表現される。
「２次データ」の語によつて表現される第２アドレス空
間ブロツク１３Ｂは図２において、「２次データインタ
リーブ０、１、２及び３」として示すように、４系列に
インタリーブされており、第１のアレイチツプ１３１に
よつて冗長エレメント０、４、８、１２、……を記憶
し、第２のアレイチツプ１３２によつて冗長エレメント
１、５、９、１３、……を記憶し、第３のアレイチツプ
１３３によつて冗長エレメント２、６、１０、１４、…
…を記憶し、第４のアレイチツプ１３４によつて冗長エ
レメント３、７、１１、１５、……を記憶する。
【００１６】同じようにしてパリテイアレイ１９は１次
パリテイアドレス空間ブロツク１９Ａ及び２次パリテイ
アドレス空間ブロツク１９Ｂをパリテイアレイ１９内に
有する。パリテイアレイ１９の第２のアドレス空間ブロ
ツク１９Ｂは図２において１次パリテイアドレス空間に
対応させて示すように４系列にインタリーブされ、冗長
パリテイエレメント０、４、８、１２、……を記憶する
第１のアレイチツプ１９１と、冗長パリテイエレメント
１、５、９、１３、……を記憶する第２のアレイチツプ
１９２と、冗長パリテイエレメント２、６、１０、１
４、……を記憶する第３のアレイチツプ１９３と、冗長
パリテイエレメント３、７、１１、１５、……を記憶す
る第４のアレイチツプ１９４とを有する。
【００１７】データアレイ１３から送出される出力はデ
ータ出力レジスタ３３を介して出力端子５０にシステム
出力として供給されると共に、パリテイチエツク論理回
路３５に供給される。パリテイアレイ１９からのパリテ
イ出力はパリテイ出力レジスタ３７を介してパリテイチ
エツク回路３５及び出力端子５０に供給される。パリテ
イエラーがあるとき、エラー信号ＥＲＲＯＲがプロセツ
サコントローラ４１に供給される。
【００１８】各時点のデータがデータアレイ１３に書き
込まれている正常動作状態にあるとき、同じデータがバ
ツクアツプアレイ１５の対応する位置に書き込まれる。
バツクアツプアレイは単一のアレイチツプでなり、１次
アレイのようにインタリーブをもたないようになされて
おり、その理由は１サイクルの間に単一の１次インタリ
ーブだけにデータが書き込まれかつ正常動作時にはこの
バツクアツプアレイチツプからデータが読み出されるこ
とはないからである。ここに説明する１つの好適な実施
例においては、バツクアツプアレイは32ビツト幅及び20
48深さの単一の分離型アレイチツプを用い得る。また注
意すべきは、４系列の異なる主インタリーブにおけるす
べてのデータを収納できるようにしなければならないの
で、バツクアツプチツプは主チツプのデータの４倍のデ
ータを保持することである。このことはさらにアレイチ
ツプに対する上述の高密度化ができることになる。バツ
クアツプアレイ１５からの出力は32ビツトのバツクアツ
プ出力レジスタ３９に記憶される。レジスタ１７、１
８、２３、３３、３７及び３９とスキヤン専用ラツチ回
路３１はプロセツサコントローラ４１に直列に接続され
ている。これらのデバイスはＬＳＳＤ（Level Sensitiv
e Scan Design ）の部分であり、レジスタ１９、２３及
び１７、スキヤン専用ラツチ回路３１、レジスタ３３、
３７及び３９からプロセツサコントローラ４１に戻るこ
とによつてレジスタを通じてコントローラによつて順次
スキヤンされる。これらのレジスタの出力は順次プロセ
ツサコントローラ４１にシフトされ、プロセツサコント
ローラ４１においてレジスタのデータが制御のために比
較される。
【００１９】各時点のデータがデータ入力レジスタ１７
を介してデータアレイ１３に書き込まれる正常動作時、
同じデータがバツクアツプ入力レジスタ１８を介してバ
ツクアツプアレイ１５の対応する位置に書き込まれる。
データアレイ１３のデータがデータ出力レジスタ３３を
介して読み出されるとき、正常パリテイチエツクがパリ
テイ出力レジスタ３７を介して１次アレイチツプに記憶
されているデータによつてなされる。パリテイチエツク
回路３５における論理によつてパリテイエラーが検出さ
れると、エラー信号ＥＲＲＯＲがプロセツサコントロー
ラ４１に送出されて次のステツプの処理がなされる。
【００２０】（１） プロセツサコントローラ４１はシ
ステムによつて実行しているすべての処理を停止する。 （２） その後プロセツサコントローラ４１は１次デー
タアレイ１３Ａ（データ出力レジスタ３３によつてスキ
ヤンされる）、１次パリテイアレイ１９Ａ（パリテイ出
力レジスタ３７によつてスキヤンされる）及びバツクア
ツプアレイ１５（バツクアツプ出力レジスタ３９によつ
てスキヤンされる）の対応するデータエレメントから失
敗エレメントを読み出す。続いてこのデータは以下に述
べる処理動作を実行することによつて比較される。
【００２１】（2A） １次データアレイ１３Ａ（データ
出力レジスタ３３によつてスキヤンされる）及び１次パ
リテイアレイ１９Ａ（パリテイ出力レジスタ３７によつ
てスキヤンされる）間のパリテイが正しいとき（ここで
正しいということは論理「１」のビツト数の奇又は偶が
正しい数であることを意味する）、このとき問題は検査
ロジツクにエラーがある可能性があるので、システムは
正常動作手続きに戻る。
【００２２】（2B） バツクアツプアレイ１５（バツク
アツプ出力レジスタ３９によつてスキヤンされる）及び
１次パリテイアレイ１９Ａ（パリテイ出力レジスタ３７
によつてスキヤンされる）間のパリテイが「正常」であ
れば、このとき１次データアレイに異常がある可能性が
あるので、プロセツサコントローラ４１は１次データア
レイ１３Ａのデータをバツクアツプアレイ１５から得ら
れるデータに置き換える。書込みイネーブルがプロセツ
サコントローラ４１によつて制御ライン４１Ａを介して
アレイ１５に供給されると共に、バツクアツプ出力レジ
スタ３９の出力がデータ入力レジスタ１７に対するコン
トローラによつてスキヤンされる。
【００２３】（2C） バツクアツプアレイ１５がパリテ
イ出力レジスタ３７の１次データアレイ１３内のデータ
と等しいと、このときパリテイアレイは不良であるの
で、プロセツサコントローラ４１は１次データアレイか
ら新しい１組のパリテイビツトを発生すると共に、パリ
テイ入力レジスタ２３及びパリテイアレイ１９をスキヤ
ンすることによつてパリテイエレメントのパリテイを訂
正する。
【００２４】（2D） データアレイ１３のデータのパリ
テイがパリテイアレイ１９のパリテイと等しくなくかつ
バツクアツプアレイ１５のデータのパリテイがパリテイ
アレイ１９のパリテイと等しくないとき、このときシス
テム内には回復ができない失敗がある。
【００２５】（2E） プロセツサコントローラ４１が、
失敗が最初の３つの１つにあつたと判断したとき命令は
再試行される。再試行が成功すれば、動作は正常に続け
られる。
【００２６】（2F） 所定回数の試行（例えば５回）が
なされた後命令の再試行が成功しなかつたとき、問題は
一時的な失敗ではなく１次データアレイ１３Ａの失敗で
ある可能性がある。かかる永久的失敗の場合、プロセツ
サコントローラ４１は第２のアレイチツプ空間データを
２次アレイ１３Ｂに切り換え得る。この動作はスキヤン
専用ラツチ回路３１の論理レベルが変化することによつ
てなされる。スキヤン専用ラツチ回路３１は通常論理
「０」を供給し、この論理「０」はインバータ４３及び
４４を介してイネーブル論理「１」を１次アドレス空間
ブロツク１３Ａ及び１９Ａに供給する。ラツチ回路が論
理「１」になると、２次アドレス空間ブロツク１３Ｂ及
び１９Ｂだけがイネーブルされる。この場合、プロセツ
サコントローラ４１はすべてのデータをバツクアツプア
レイ１５からデータアレイ１３の２次アドレス空間ブロ
ツク１３Ｂに複写する必要がある。続いてバツクアツプ
出力レジスタ３９の出力がコントローラ４１によつてス
キヤンされてデータ入力レジスタ１７を介してデータ２
次アレイ１３Ｂに送出される。またパリテイが発生され
ると共に、２次パリテイアドレス空間ブロツク１９Ｂ
（２次パリテイ）と呼ぶ）内に置かれる。パリテイはコ
ントローラのバツクアツプ出力レジスタ３９内のデータ
から発生されてパリテイ入力レジスタ２３を介して２次
パリテイアドレス空間１９Ｂにスキヤン送出される。こ
の時点においてプロセツサコントローラは失敗命令を再
試行することができる。
【００２７】本発明の第２の実施例においては、図３及
び図４に示すように、アレイチツプ１３１〜１３４の
「２次データ」アドレス空間ブロツク１３Ｂがバツクア
ツプアレイとして用いられる。従つてバツクアツプアレ
イはアレイチツプの第２アドレス空間を用いる。バツク
アツプデータは１次データの場合と同様にしてインタリ
ーブされると共に、同時に図４に示すように、同じレジ
スタ（データ入力レジスタ１７）を介してアドレス空間
ブロツク１３Ａ及びバツクアツプアドレス空間ブロツク
１３Ｂのデータアレイ１３の両方に書き込まれる。同様
にして「２次パリテイ」空間はバツクアツプパリテイを
含んでいると共に、このパリテイがインタリーブされ
る。パリテイはパリテイ入力レジスタ２３を通じて１次
パリテイアドレス空間ブロツク１９Ａ及びバツクアツプ
パリテイアドレス空間ブロツク１９Ｂの両方に供給され
る。
【００２８】アドレス空間ブロツク１９Ａの１次パリテ
イ及びアドレス空間ブロツク１３Ａの１次データは通常
ラツチ回路３１及び３１Ａからの「読取り」スキヤンラ
インによつて制御される出力レジスタ３３及び３７に送
出される。パリテイチエツク回路３５においてパリテイ
エラーが検出されたとき、上述のように１次データから
のデータ、１次パリテイからのパリテイ及びバツクアツ
プからのデータを比較する比較動作を実行する。１次デ
ータが再試行後引き続きエラー状態にあると決定された
とき、バツクアツプデータを含む第２のアドレス空間１
９Ｂが１次データの代わりに「読取り」され、同様にし
て再試行後パリテイデータがエラー状態のままになつて
いると、第２のアドレス空間１９Ｂ内のパリテイバツク
アツプが「読取り」される。
【００２９】図１又は図４のシステムにおけるプロセツ
サコントローラ４１は状態マシン、若しくはマイクロコ
ード又は図５のフローチヤートについて説明するような
プログラム制御の下に動作する汎用のコンピユータを用
い得る。判定ブロツク１０１においてパリテイチエツク
が失敗すると共に、判定ブロツク１０２において再試行
スレシヨルドに到達しなかつた（５回の再試行後のスレ
シヨルド）とき、回復ルーチンが比較エレメントについ
て１次データ、１次パリテイ及びバツクアツプデータを
読み取ることによつて（これらのデータはコントローラ
４１のレジスタ４１Ｂ（図１）内にスキヤン収納されて
いる）を読み取ることによつて開始する。エレメントに
ついて正常なパリテイがあれば、判定ブロツク１０３に
おいて肯定出力として表しているように、命令が再試行
される。エレメントのパリテイが否定出力として表され
ているように異常であれば、このときバツクアツプアレ
イ１５のエレメントがパリテイについて判定ブロツク１
０５においてパリテイアレイ内のパリテイと比較チエツ
クされ、パリテイが正常であればパリテイデータアレイ
１３のパリテイデータエレメントがバツクアツプアレイ
１５からのバツクアツプアレイデータエレメントに置き
換えられると共に、命令が再試行される。バツクアツプ
アレイデータを含むレジスタ４１Ｂ内のデータエレメン
トはレジスタ１７にスキヤンにより読み込まれると共に
ライトイネーブルが与えられ、このライトイネーブルが
データをバツクアツプアレイ１５からデータアレイ１３
に転送する。バツクアツプアレイのエレメントのパリテ
イが異常のとき、バツクアツプデータは判定ブロツク１
０７において示すように主データと比較される。両者が
等しいとき、パリテイアレイ内のデータは正しい。プロ
セツサコントローラ４１はレジスタ４１Ｂ内に記憶され
ている１次データに基づいてパリテイ発生回路４１Ｃ
（図１）に新しいパリテイを発生すると共に、レジスタ
２３にスキヤン入力し、ライトイネーブル４１Ａが供給
されたときパリテイアレイ１９に転送される。ブロツク
１０７において否定結果が得られたとき、エラーを回復
することができない。
【００３０】すべての再試行の場合において、プロセツ
サコントローラ４１は主プロセツサを再度初期化して当
該主プロセツサをブロツク１０１によつて失敗を停止さ
せた時点において実行を開始させる。失敗が続いて例え
ば５回の再試行スレシヨルドに到達したとき、このとき
プログラムコントローラ４１はスキヤン専用ラツチ回路
３１を駆動してデータ１次アレイ１３Ａからデータ２次
アレイ１３Ｂにエレメントを複写することによつてエレ
メントを訂正する。この動作は先ず比較エレメントをレ
ジスタ３３及び３７に読み取り、続いてエレメントをプ
ロセツサコントローラレジスタ４１Ｂにスキヤン出力す
ることによつて実行される。このときエレメントはレジ
スタ１７及び２３にスキヤンによつて送り込まれると共
に、ライトイネーブル４１Ａがデータを２次アレイに転
送する動作を実行させる。この動作はデータ１次アレイ
及びパリテイ１次アレイ内のすべてのエレメントがそれ
ぞれデータ２次アレイ及びパリテイ２次アレイに転送さ
れるまで繰り返される。エレメントを基礎にして処理す
ることにより、エレメントがレジスタ４１Ｂにあるとき
判定ブロツク１０３、１０５及び１０７の上述の処理が
繰り返され、すなわち先ずパリテイアレイ内にパリテイ
を有する１次データアレイのデータエレメントのパリテ
イが正常であるか否かが判定され、続いて否定結果が得
られたときバツクアツプアレイ内のエレメントのパリテ
イがパリテイアレイのパリテイと比較され、続いてバツ
クアツプパリテイエレメントが正常であるときデータエ
レメントがバツクアツプアレイデータエレメントと置き
換えられ、続いてバツクアツプアレイのパリテイが不良
のときバツクアツプデータエレメントが判定ブロツク１
０７において１次データと比較され、続いて両者が等し
いときパリテイエラーのデータが訂正される。このすべ
ての動作はエレメントが１次データアレイ１３Ａから２
次データアレイ１３Ｂに置かれると共に、パリテイアレ
イのエレメントがパリテイ２次アレイ１９Ｂに置かれた
ときエレメントごとに実行される。
【００３１】
【発明の効果】上述のように本発明によれば、１次記憶
手段の完全なコピーをバツクアツプ記憶手段において得
るようにすると共に、パリテイエラーが検出されたとき
バツクアツプ記憶手段のデータが１次記憶手段のデータ
又は１次記憶手段のパリテイと置き換えられるように用
いるようにしたことにより、１次記憶手段に発生したエ
ラーを簡易な構成によつて確実に回復させることができ
る。
【図面の簡単な説明】
【図１】図１は本発明の実施例による記憶装置を示すブ
ロツクダイヤグラムである。
【図２】図２は図１の典型的なベクトル処理アレイにお
けるインタリーブ構成を示すブロツクダイヤグラムであ
る。
【図３】図３は本発明の第２の実施例として、バツクア
ツプ記憶手段が１次アレイと同じチツプに設けられてい
る場合について、ベクトル処理アレイのインタリーブ構
成を示すブロツクダイヤグラムである。
【図４】図４は１次記憶手段と同じアレイチツプ上にバ
ツクアツプ記憶手段がある場合の装置を示すブロツクダ
イヤグラムである。
【図５】図５は図１のプロセツサコントローラによつて
実行される状態マシン処理を示すフローチヤートであ
る。
【符号の説明】
１０……記憶装置、１３……データアレイ、１３Ａ……
１次データアドレス空間ブロツク、１３Ｂ……２次デー
タアドレス空間ブロツク、１５……バツクアツプアレ
イ、１９……パリテイアレイ、１９Ａ……１次パリテイ
アドレス空間ブロツク、１９Ｂ……２次パリテイアドレ
ス空間ブロツク、３１、３１Ａ……スキヤン専用ラツチ
回路、３５……パリテイチエツク回路、４１……プロセ
ツサコントローラ、４１Ａ……パリテイ発生回路、４１
Ｂ……レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タイモシー・ジヨン・スレゲル アメリカ合衆国、ニユーヨーク州12580、 スターツバーグ、コネリー・ドライブ 19 番地 (72)発明者 ダレル・スミス・ホイツタカ アメリカ合衆国、ニユーヨーク州12419、 コツトキル、マイケル・ドライブ 26番地

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】複数のインターリーブ１次アレイチツプを
    含む１次ベクトルデータアレイレジスタにおけるエラー
    回復処理方法において、 バツクアツプアレイチツプを用意するステツプと、 上記１次アレイチツプにデータを書き込み、かつ同時に
    当該書き込んだデータと同じデータを上記バツクアツプ
    アレイチツプ内の対応するメモリ位置に書き込むステツ
    プと、 複数のインターリーブアレイチツプに、上記１次アレイ
    チツプに記憶されている各データエレメントに対するパ
    リテイを、供給記憶するステツプと、 上記１次アレイチツプからデータが読み出されたとき、
    上記パリテイアレイチツプに記憶されているデータにつ
    いてパリテイチエツク処理を実行するステツプと、 パリテイアレイエラーを検出することによりすべての処
    理を論理的に停止させたとき、上記１次データアレイチ
    ツプからのデータエレメントと、上記バツクアツプアレ
    イチツプからの対応するデータエレメントと、上記アレ
    イチツプからの対応するパリテイとを比較処理するステ
    ツプと を具え、上記比較処理ステツプは、 上記バツクアツプアレイチツプのデータが上記パリテイ
    アレイチツプのデータと一致したとき、上記１次アレイ
    チツプのデータエレメントを訂正することにより上記バ
    ツクアツプアレイチツプの対応するデータエレメントと
    一致させるステツプと、 上記バツクアツプアレイのデータが上記１次アレイチツ
    プのデータと一致したとき、上記パリテイエレメントの
    パリテイを訂正するステツプと、 上記一致させるステツプ及び上記訂正するステツプの一
    方に失敗が生じたとき、命令を再試行するステツプと、 所定回数の再試行がされた後命令が成功しなかつたと
    き、上記バツクアツプアレイチツプからのデータのコピ
    ーを上記１次アレイチツプの第２のアドレス空間に置く
    と共に、当該コピーに基づいて上記パリテイアレイチツ
    プに対する新しい パリテイを発生するステツプと を具え
    ることを特徴とするエラー回復処理方法。
  2. 【請求項２】記憶装置内のエラー回復処理方法であつ
    て、上記記憶装置は１次データを格納する１次データア
    レイと、上記１次データに対応するパリテイデータを格
    納するパリテイデータアレイと、上記１次データの完全
    なコピーを格納するバツクアツプデータアレイとを有す
    るエラー回復処理方法において、 上記１次データアレイから要求されたデータを読み取る
    と共に、上記パリテイデータアレイから対応するパリテ
    イデータを読み取るステツプと、 上記要求されたデータの読取り時にパリテイエラーをチ
    エツクするステツプと、 パリテイエラーが検出されたとき、以下の処理ステツプ
    を実行するステツプと を具え、上記以下の処理ステツプ
    は、 上記１次データアレイ及びパリテイアレイから上記要求
    されたデータを再度読み取るステツプと、 上記バツクアツプデータアレイから上記要求されたデー
    タのコピーを読み取るステツプと、 上記要求されたデータの再読取りが終了した後にパリテ
    イデータが検出されないとき処理を続行するステツプと
    を有することを特徴とするエラー回復処理方法。
  3. 【請求項３】さらに、 上記要求されたデータを再読取りした後、パリテイエラ
    ーが検出されたとき、上記要求されたデータの上記コピ
    ーを上記対応するパリテイデータと比較するステツプで
    あつて、当該比較結果を第１の比較結果として表示する
    ステツプと、 上記比較が有効であるとき、上記１次データアレイ内の
    上記要求されたデータを上記コピーと置き換えるステツ
    プと を具えることを特徴とする請求項２に記載のエラー
    回復処理方法。
  4. 【請求項４】１次データを格納する１次データアレイ
    と、上記１次データに対応するパリテイデータを格納す
    るパリテイデータアレイと、上記１次データの完全なコ
    ピーを格納するバツクアツプデータアレイとを有し、上
    記１次データアレイ及び上記パリテイデータアレイは１
    次アドレス空間及び２次アドレス空間に分割されている
    ような記憶装置におけるエラー回復処理方法において、 上記１次データアレイの上記１次アドレス空間から要求
    されたデータを読み取ると共に、上記パリテイデータア
    レイの上記１次アドレス空間から対応するパリテイデー
    タを読み取るステツプと、 上記要求されたデータを読み取つたとき、パリテイデー
    タをチエツクするステツプと、 パリテイエラーが検出されたとき処理を停止すると共
    に、以下の処理ステツプを実行するステツプと を具え、上記以下の処理ステツプは、 上記１次データアレイ及びパリテイデータアレイの上記
    １次アドレス空間から上記要求されたデータを読み取る
    ステツプと、 上記バツクアツプデータアレイから上記要求されたデー
    タのコピーを読み取るステツプと、 上記要求されたデータを再読取りした後、パリテイエラ
    ーが検出されないとき処理を続行するステツプと を具え
    ることを特徴とするエラー回復処理方法。
  5. 【請求項５】上記要求されたデータを再読取りした後、
    パリテイエラーが検出されたとき、上記すべてのステツ
    プをスレシヨルド回数まで繰り返すステツプと、 上記スレシヨルド回数だけ繰り返されたとき、上記１次
    データアレイの上記２次アドレス空間及び上記パリテイ
    データアレイの上記２次アドレス空間を用いて上記ステ
    ツプを繰り返すステツプと を具えることを特徴とする請
    求項４に記載のエラー回復処理方法。
  6. 【請求項６】データエレメントを記憶する１次データ記
    憶装置と、 上記１次データ記憶装置に格納された上記データエレメ
    ントについてのパリテイをそれぞれ記憶するパリテイ記
    憶装置と、 上記１次データ記憶装置に記憶されたデータの完全なコ
    ピーを記憶するバツクアツプ記憶装置と、 上記記憶装置にそれぞれ接続される入力レジスタ及び出
    力レジスタと、 プロセツサコントローラと、 を具え、上記入力及び出力レジスタは上記プロセツサコ
    ントローラに直列に接続されていることを特徴とする記
    憶装置。
  7. 【請求項７】上記１次記憶手段は上記複数のアレイチツ
    プ上の第１のアドレス空間に配置されていると共に、 上記パリテイ記憶手段は、上記第２の複数のアレイチツ
    プ上に配置されていることを特徴とする請求項６に記載
    の記憶装置。
  8. 【請求項８】上記バツクアツプ記憶手段は、上記第１の
    複数の記憶チツプの第２のアドレス空間に配置されてい
    る ことを特徴とする請求項６に記載の記憶装置。
  9. 【請求項９】プロセツサ及びプロセツサコントロール
    と、第１の複数のアレイチツプ上に形成された１次デー
    タアレイとを有するベクトルレジスタ装置とを含み、上
    記１次データアレイは１次アドレス空間及び２次アドレ
    ス空間を有するベクトル処理装置において、 上記複数のアレイチツプ上にインターリーブ分布方式で
    記憶されたデータエレメントを格納する上記１次データ
    アレイと、 第２の複数のアレイチツプ上に形成され、上記１次デー
    タアレイに記憶されている上記各データエレメントにつ
    いてのパリテイデータを記憶するパリテイデータアレイ
    と、 上記１次アレイの上記１次データ空間に上記データエレ
    メントの完全なコピーを格納するバツクアツプデータア
    レイと、 上記１次データアレイ内の特定のデータエレメントのパ
    リテイを、上記パリテイデータアレイの対応するパリテ
    イと比較する第１の手段と、 上記バツクアツプデータアレイの上記特定のデータエレ
    メントのコピーのパリテイを、上記パリテイデータアレ
    イの対応するパリテイと比較する第２の手段と、 上記第１の手段においてパリテイエラーが検出されかつ
    上記第２の手段においてパリテイエラーが検出されない
    とき、上記１次データアレイ内の上記特定のデータエレ
    メントを、上記バツクアツプアレイからの上記特定のデ
    ータエレメントの上記コピーと、置き換える第３の手段
    と、 上記第１又は第２の手段においてパリテイエラーが検出
    されないとき、上記対応するパリテイを置き換える第４
    の手段と を具えることを特徴とするベクトル処理装置。
  10. 【請求項１０】さらに、 上記バツクアツプデータアレイからの上記データエレメ
    ントの上記コピーを、上記１次データアレイの上記第２
    のアドレス空間に、コピーする第４の手段を 具えること
    を特徴とする請求項９に記載のベクトル処理装置。
  11. 【請求項１１】上記バツクアツプデータアレイは分離さ
    れたアレイチツプ上に形成される ことを特徴とする請求
    項１０に記載のベクトル処理装置。
  12. 【請求項１２】上記バツクアツプデータアレイは上記第
    １の複数のチツプのアレイ上にある上記第２のアドレス
    空間に配置される ことを特徴とする請求項９に記載のベ
    クトル処理装置。
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