JPH04354048A - 演算装置のバックアップ方式 - Google Patents
演算装置のバックアップ方式Info
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- JPH04354048A JPH04354048A JP3156174A JP15617491A JPH04354048A JP H04354048 A JPH04354048 A JP H04354048A JP 3156174 A JP3156174 A JP 3156174A JP 15617491 A JP15617491 A JP 15617491A JP H04354048 A JPH04354048 A JP H04354048A
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- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、シーケンサ、プロセ
ス制御装置等の演算装置において、障害が発生しても継
続して処理を行うための演算装置のバックアップ方式に
関するものである。
ス制御装置等の演算装置において、障害が発生しても継
続して処理を行うための演算装置のバックアップ方式に
関するものである。
【０００２】
【従来の技術】図９は従来の演算装置の構成を示すブロ
ック図であり、図において、１は通常運用されている（
処理実行を行う）マスタＣＰＵ、２は待機しているスレ
ーブＣＰＵ、３，４はそれぞれ前記マスタＣＰＵ１及び
スレーブＣＰＵ２に接続され、アドレス、データ、及び
各種制御信号からなるバス、５は前記バス３及びバス４
のいずれかを共通バス６に接続するための切換器、６は
共通バス、７は処理実行に必要なデータ、処理結果等を
格納しておくメモリ装置、８は外部とのデータ入出力を
行うためのプロセス入出力装置（以下、Ｉ／Ｏという）
である。
ック図であり、図において、１は通常運用されている（
処理実行を行う）マスタＣＰＵ、２は待機しているスレ
ーブＣＰＵ、３，４はそれぞれ前記マスタＣＰＵ１及び
スレーブＣＰＵ２に接続され、アドレス、データ、及び
各種制御信号からなるバス、５は前記バス３及びバス４
のいずれかを共通バス６に接続するための切換器、６は
共通バス、７は処理実行に必要なデータ、処理結果等を
格納しておくメモリ装置、８は外部とのデータ入出力を
行うためのプロセス入出力装置（以下、Ｉ／Ｏという）
である。
【０００３】次に動作について説明する。通常は、マス
タＣＰＵ１がメモリ装置８に格納されているプログラム
に基づいて処理を実行しており、切換器５もバス３と共
通バス６とを接続している。そして、このマスタＣＰＵ
１が該バス３、切換器５、及び共通バス６を介してメモ
リ装置８及びＩ／Ｏ７の内容を周期的に更新している。
タＣＰＵ１がメモリ装置８に格納されているプログラム
に基づいて処理を実行しており、切換器５もバス３と共
通バス６とを接続している。そして、このマスタＣＰＵ
１が該バス３、切換器５、及び共通バス６を介してメモ
リ装置８及びＩ／Ｏ７の内容を周期的に更新している。
【０００４】ここで、前記マスタＣＰＵ１に重故障が発
生して処理動作が停止した場合、前記切換器５が該故障
発生を検知し、バス３をバス４に切換えて共通バス６に
接続することにより、スレーブＣＰＵ２は処理動作を開
始する。
生して処理動作が停止した場合、前記切換器５が該故障
発生を検知し、バス３をバス４に切換えて共通バス６に
接続することにより、スレーブＣＰＵ２は処理動作を開
始する。
【０００５】この際、前記バス４、切換器５、及び共通
バス６を介してスレーブＣＰＵ２と接続されるメモリ装
置８及びＩ／Ｏ７の内容は故障発生直前のデータが保持
されているため、制御対象側に影響を与えることなく切
換えられるが、前記マスタＣＰＵ１が何らかの原因で暴
走して重故障に至った場合は、該メモリ装置８の内容は
破壊されている可能性があるため、データが信用できな
いので切換えが行えず、従って、継続して処理を実行す
ることができなくなる。
バス６を介してスレーブＣＰＵ２と接続されるメモリ装
置８及びＩ／Ｏ７の内容は故障発生直前のデータが保持
されているため、制御対象側に影響を与えることなく切
換えられるが、前記マスタＣＰＵ１が何らかの原因で暴
走して重故障に至った場合は、該メモリ装置８の内容は
破壊されている可能性があるため、データが信用できな
いので切換えが行えず、従って、継続して処理を実行す
ることができなくなる。
【０００６】
【発明が解決しようとする課題】従来の演算装置のバッ
クアップ方式は以上のように構成されているので、マス
タＣＰＵが暴走してメモリ内容の破壊を起してしまった
場合には、スレーブＣＰＵへの切換えは行えず、従って
、処理を継続して実行できないなどの課題があった。 なお、先行する類似技術としては、例えば特開平２−２
４２３４３号公報、特開平２−３０１８３７号公報等が
ある。
クアップ方式は以上のように構成されているので、マス
タＣＰＵが暴走してメモリ内容の破壊を起してしまった
場合には、スレーブＣＰＵへの切換えは行えず、従って
、処理を継続して実行できないなどの課題があった。 なお、先行する類似技術としては、例えば特開平２−２
４２３４３号公報、特開平２−３０１８３７号公報等が
ある。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、マスタＣＰＵ及びスレーブＣＰＵ
のそれぞれにマスタメモリ装置及びスレーブメモリ装置
を設け、該メモリ装置間での効率のよいデータの同一化
（イコライズ）及び確実なバックアップ動作を可能にす
る演算装置のバックアップ方式を得ることを目的とする
。
めになされたもので、マスタＣＰＵ及びスレーブＣＰＵ
のそれぞれにマスタメモリ装置及びスレーブメモリ装置
を設け、該メモリ装置間での効率のよいデータの同一化
（イコライズ）及び確実なバックアップ動作を可能にす
る演算装置のバックアップ方式を得ることを目的とする
。
【０００８】
【課題を解決するための手段】請求項（１）の発明に係
る演算装置のバックアップ方式は、通常運用されるマス
タＣＰＵと待機しているスレーブＣＰＵのそれぞれにマ
スタメモリ装置及びスレーブメモリ装置を設け、データ
転送装置により、前記マスタＣＰＵがマスタメモリ装置
に書込んだデータを、該書込み終了時点から逐次前記ス
レーブメモリ装置に転送するようにしたものである。
る演算装置のバックアップ方式は、通常運用されるマス
タＣＰＵと待機しているスレーブＣＰＵのそれぞれにマ
スタメモリ装置及びスレーブメモリ装置を設け、データ
転送装置により、前記マスタＣＰＵがマスタメモリ装置
に書込んだデータを、該書込み終了時点から逐次前記ス
レーブメモリ装置に転送するようにしたものである。
【０００９】請求項（２）の発明に係る演算装置のバッ
クアップ方式は、通常運用されるマスタＣＰＵと待機し
ているスレーブＣＰＵのそれぞれに、データを格納する
メモリ部を２つに分けたマスタメモリ装置及びスレーブ
メモリ装置を設けるとともに、これら２つのメモリ部に
同時にリード／ライトできるようにデータ転送用のバス
幅を２倍に拡張し、前記マスタメモリ装置の読出しアド
レスと前記スレーブメモリ装置の書込みアドレスを同一
アドレスとして、データ転送装置からのリード指示及び
ライト指示を同時に行えるようにしたものである。
クアップ方式は、通常運用されるマスタＣＰＵと待機し
ているスレーブＣＰＵのそれぞれに、データを格納する
メモリ部を２つに分けたマスタメモリ装置及びスレーブ
メモリ装置を設けるとともに、これら２つのメモリ部に
同時にリード／ライトできるようにデータ転送用のバス
幅を２倍に拡張し、前記マスタメモリ装置の読出しアド
レスと前記スレーブメモリ装置の書込みアドレスを同一
アドレスとして、データ転送装置からのリード指示及び
ライト指示を同時に行えるようにしたものである。
【００１０】請求項（３）の発明に係る演算装置のバッ
クアップ方式は、通常運用されるマスタＣＰＵと待機し
ているスレーブＣＰＵのそれぞれに、同時にリード／ラ
イト可能な２ポートメモリを有するマスタメモリ装置及
びスレーブメモリ装置を設けるとともに、前記マスタＣ
ＰＵで処理されるプログラムを、該マスタメモリ装置の
２ポートメモリからのリードのみ行う第１のプログラム
部と通常のリード／ライトを行う第２のプログラム部に
分け、この第２のプログラム部の非処理期間に、前記第
１のプログラム部の処理及び前記スレーブメモリ装置へ
のデータ転送動作を並行して行うようにしたものである
。
クアップ方式は、通常運用されるマスタＣＰＵと待機し
ているスレーブＣＰＵのそれぞれに、同時にリード／ラ
イト可能な２ポートメモリを有するマスタメモリ装置及
びスレーブメモリ装置を設けるとともに、前記マスタＣ
ＰＵで処理されるプログラムを、該マスタメモリ装置の
２ポートメモリからのリードのみ行う第１のプログラム
部と通常のリード／ライトを行う第２のプログラム部に
分け、この第２のプログラム部の非処理期間に、前記第
１のプログラム部の処理及び前記スレーブメモリ装置へ
のデータ転送動作を並行して行うようにしたものである
。
【００１１】
【作用】請求項（１）の発明における演算装置のバック
アップ方式は、前記マスタメモリ装置に書込まれたデー
タを、データ転送装置により該書込み終了時点から逐次
前記スレーブメモリ装置に転送するようにしたもので、
各メモリ装置間のデータの同一性が保持でき、確実なバ
ックアップが可能になる。
アップ方式は、前記マスタメモリ装置に書込まれたデー
タを、データ転送装置により該書込み終了時点から逐次
前記スレーブメモリ装置に転送するようにしたもので、
各メモリ装置間のデータの同一性が保持でき、確実なバ
ックアップが可能になる。
【００１２】請求項（２）の発明における演算装置のバ
ックアップ方式は、前記マスタメモリ装置及びスレーブ
メモリ装置のメモリ部２つに分けるとともに、同時にリ
ード／ライトできるようにデータ転送用のバス幅を２倍
に拡張し、前記マスタメモリ装置の読出しアドレスと前
記スレーブメモリ装置の書込みアドレスを同一アドレス
として、データ転送装置からのリード指示及びライト指
示を同時に行えるようにし、また、請求項（３）の発明
における演算装置のバックアップ方式は、前記マスタメ
モリ装置及びスレーブメモリ装置のメモリ部に２ポート
メモリを用い、前記マスタＣＰＵで処理されるプログラ
ムを該２ポートメモリからのリードのみ行う第１のプロ
グラム部と通常のリード／ライトを行う第２のプログラ
ム部に分け、この第２のプログラム部の非処理期間に前
記第１のプログラム部の処理及び前記スレーブメモリ装
置へのデータ転送動作を行うようにしたので、確実にバ
ックアップが行えるとともに、効率よく該メモリ装置間
でデータの同一化が行える。
ックアップ方式は、前記マスタメモリ装置及びスレーブ
メモリ装置のメモリ部２つに分けるとともに、同時にリ
ード／ライトできるようにデータ転送用のバス幅を２倍
に拡張し、前記マスタメモリ装置の読出しアドレスと前
記スレーブメモリ装置の書込みアドレスを同一アドレス
として、データ転送装置からのリード指示及びライト指
示を同時に行えるようにし、また、請求項（３）の発明
における演算装置のバックアップ方式は、前記マスタメ
モリ装置及びスレーブメモリ装置のメモリ部に２ポート
メモリを用い、前記マスタＣＰＵで処理されるプログラ
ムを該２ポートメモリからのリードのみ行う第１のプロ
グラム部と通常のリード／ライトを行う第２のプログラ
ム部に分け、この第２のプログラム部の非処理期間に前
記第１のプログラム部の処理及び前記スレーブメモリ装
置へのデータ転送動作を行うようにしたので、確実にバ
ックアップが行えるとともに、効率よく該メモリ装置間
でデータの同一化が行える。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１は請求項（１）の発明の一実施例による演算
装置の構成を示すブロック図であり、従来の演算装置（
図９）と同一又は相当部分には同一符号を付して説明を
省略する。
する。図１は請求項（１）の発明の一実施例による演算
装置の構成を示すブロック図であり、従来の演算装置（
図９）と同一又は相当部分には同一符号を付して説明を
省略する。
【００１４】図において、１１はマスタＣＰＵ１で実行
するプログラム、あるいは処理結果等を格納するための
マスタメモリ装置、１２はスレーブＣＰＵ２で実行する
プログラム、あるいは処理結果等を格納するためのスレ
ーブメモリ装置、１３は前記マスタメモリ装置１１とス
レーブメモリ装置１２とを接続し、アドレス、データ、
及び各種制御信号からなるバス、１４は前記バス１３を
コントロールし、前記マスタメモリ装置１１のデータを
スレーブメモリ装置１２に転送するデータ転送装置、１
５は切換器５から前記データ転送装置１４へ通知する切
換信号である。
するプログラム、あるいは処理結果等を格納するための
マスタメモリ装置、１２はスレーブＣＰＵ２で実行する
プログラム、あるいは処理結果等を格納するためのスレ
ーブメモリ装置、１３は前記マスタメモリ装置１１とス
レーブメモリ装置１２とを接続し、アドレス、データ、
及び各種制御信号からなるバス、１４は前記バス１３を
コントロールし、前記マスタメモリ装置１１のデータを
スレーブメモリ装置１２に転送するデータ転送装置、１
５は切換器５から前記データ転送装置１４へ通知する切
換信号である。
【００１５】また、図２は前記マスタメモリ装置１１及
びスレーブメモリ装置１２の構成を示すブロック図であ
り、図において、１１ａ（１２ａ）はデータを実際に格
納するメモリ部、１１ｂ（１２ｂ）はバス３及びバス１
３と前記メモリ１１ａ（１２ａ）とのデータ授受を行う
マルチプレクサ、１１ｃ（１２ｃ）、１１ｄ（１２ｄ）
はインターフェース回路、１１ｅ（１２ｅ）はデータ転
送可能状態を保持するフリップフロップ（以下、Ｆ／Ｆ
という）である。
びスレーブメモリ装置１２の構成を示すブロック図であ
り、図において、１１ａ（１２ａ）はデータを実際に格
納するメモリ部、１１ｂ（１２ｂ）はバス３及びバス１
３と前記メモリ１１ａ（１２ａ）とのデータ授受を行う
マルチプレクサ、１１ｃ（１２ｃ）、１１ｄ（１２ｄ）
はインターフェース回路、１１ｅ（１２ｅ）はデータ転
送可能状態を保持するフリップフロップ（以下、Ｆ／Ｆ
という）である。
【００１６】次に動作について図３及び図４を用いて説
明する。プログラムを実行しているマスタＣＰＵ１の処
理が終了すると、該マスタＣＰＵ１はマスタメモリ装置
１１のメモリ部１１ａに格納した出力イメージをバス３
に出力し、さらに、切換器５を介してＩ／Ｏ７に出力す
る一方、該マスタメモリ装置１１のＦ／Ｆ１１ｅをセッ
トする。
明する。プログラムを実行しているマスタＣＰＵ１の処
理が終了すると、該マスタＣＰＵ１はマスタメモリ装置
１１のメモリ部１１ａに格納した出力イメージをバス３
に出力し、さらに、切換器５を介してＩ／Ｏ７に出力す
る一方、該マスタメモリ装置１１のＦ／Ｆ１１ｅをセッ
トする。
【００１７】これにより、マルチプレクサ１１ｂはバス
３からバス１３に切換わり、前記Ｆ／Ｆ１１ｅがセット
されたことを検知したデータ転送装置１４は図４に示す
タイミングでマスタメモリ装置１１のメモリ部１１ａか
らデータをリードし、該バス１３を介してスレーブメモ
リ装置１２へアドレス指定するとともにライト指示を行
い転送制御を行う。そして、このデータ転送装置１４が
データ転送を終了すると、前記Ｆ／Ｆ１１ｅをリセット
することによりマルチプレクサ１１ｂはバス１３からバ
ス３に切換わる。
３からバス１３に切換わり、前記Ｆ／Ｆ１１ｅがセット
されたことを検知したデータ転送装置１４は図４に示す
タイミングでマスタメモリ装置１１のメモリ部１１ａか
らデータをリードし、該バス１３を介してスレーブメモ
リ装置１２へアドレス指定するとともにライト指示を行
い転送制御を行う。そして、このデータ転送装置１４が
データ転送を終了すると、前記Ｆ／Ｆ１１ｅをリセット
することによりマルチプレクサ１１ｂはバス１３からバ
ス３に切換わる。
【００１８】以上のように、前記マスタＣＰＵ１及びデ
ータ転送装置１４は図３に示すタイミングでプログラム
実行の終了時点から逐次転送動作を行い、前記マスタメ
モリ装置１１とスレーブメモリ装置１２間でのデータの
同一性を保持する。
ータ転送装置１４は図３に示すタイミングでプログラム
実行の終了時点から逐次転送動作を行い、前記マスタメ
モリ装置１１とスレーブメモリ装置１２間でのデータの
同一性を保持する。
【００１９】一方、マスタＣＰＵ１で重故障による停止
が発生した場合、切換器５はバス３からバス４へ切換え
るよう動作し、以後、スレーブＣＰＵ２が主系として動
作を開始する。同時に、この切換器５が切換信号１５に
よりデータ転送装置１４に動作ＣＰＵの切換えが行われ
たことを通知することにより、該データ転送装置１４は
スレーブメモリ装置１２の内容をバス１３を介してマス
タメモリ装置１１に転送する制御を行う。
が発生した場合、切換器５はバス３からバス４へ切換え
るよう動作し、以後、スレーブＣＰＵ２が主系として動
作を開始する。同時に、この切換器５が切換信号１５に
よりデータ転送装置１４に動作ＣＰＵの切換えが行われ
たことを通知することにより、該データ転送装置１４は
スレーブメモリ装置１２の内容をバス１３を介してマス
タメモリ装置１１に転送する制御を行う。
【００２０】次に、請求項（２）の発明を図について説
明する。この請求項（２）の発明は前述した請求項（１
）の発明におけるデータ転送装置１４のデータ転送時間
を短かくし、プログラム実行周期を短縮できるようにし
たものである。また、図５はこの請求項（２）の発明に
おけるマスタメモリ装置１１及びスレーブメモリ装置１
２の構成を示すブロック図であり、請求項（１）の発明
（図２）と同一又は相当部分には同一符号を付して説明
を省略する。
明する。この請求項（２）の発明は前述した請求項（１
）の発明におけるデータ転送装置１４のデータ転送時間
を短かくし、プログラム実行周期を短縮できるようにし
たものである。また、図５はこの請求項（２）の発明に
おけるマスタメモリ装置１１及びスレーブメモリ装置１
２の構成を示すブロック図であり、請求項（１）の発明
（図２）と同一又は相当部分には同一符号を付して説明
を省略する。
【００２１】この請求項（２）の発明では、図２におけ
るメモリ部１１ａ（１２ａ）を偶数メモリ部１１ｐ（１
２ｐ）と奇数メモリ部１１ｑ（１２ｑ）に分け、これら
偶数メモリ部１１ｐ（１２ｐ）及び奇数メモリ部１１ｑ
（１２ｑ）を同時にリード／ライトできるようにデータ
転送用のバス幅を２倍に拡張することにより、データ転
送時間を略半分している。
るメモリ部１１ａ（１２ａ）を偶数メモリ部１１ｐ（１
２ｐ）と奇数メモリ部１１ｑ（１２ｑ）に分け、これら
偶数メモリ部１１ｐ（１２ｐ）及び奇数メモリ部１１ｑ
（１２ｑ）を同時にリード／ライトできるようにデータ
転送用のバス幅を２倍に拡張することにより、データ転
送時間を略半分している。
【００２２】さらに、この請求項（２）の発明では、図
６に示すように、マスタメモリ装置１１の読出しアドレ
スとスレーブメモリ装置１２の書込みアドレスを同一ア
ドレスとしてデータ転送装置１４が指定するように構成
したので、リード指示及びライト指示を並行して行え、
さらに略半分にデータ転送時間を短縮できることから、
全体として請求項（１）の発明でのデータ転送時間を比
較して、略４倍の高速化が可能となる。
６に示すように、マスタメモリ装置１１の読出しアドレ
スとスレーブメモリ装置１２の書込みアドレスを同一ア
ドレスとしてデータ転送装置１４が指定するように構成
したので、リード指示及びライト指示を並行して行え、
さらに略半分にデータ転送時間を短縮できることから、
全体として請求項（１）の発明でのデータ転送時間を比
較して、略４倍の高速化が可能となる。
【００２３】次に、請求項（３）の発明を図について説
明する。この請求項（３）の発明も前述した請求項（１
）の発明におけるデータ転送装置１４のデータ転送時間
を短かくし、プログラム実行周期を短縮できるようにし
たものである。また、図７はこの請求項（３）の発明に
おけるマスタメモリ装置１１及びスレーブメモリ装置１
２の構成を示すブロック図であり、請求項（１）の発明
（図２）と同一又は相当部分には同一符号を付して説明
を省略する。
明する。この請求項（３）の発明も前述した請求項（１
）の発明におけるデータ転送装置１４のデータ転送時間
を短かくし、プログラム実行周期を短縮できるようにし
たものである。また、図７はこの請求項（３）の発明に
おけるマスタメモリ装置１１及びスレーブメモリ装置１
２の構成を示すブロック図であり、請求項（１）の発明
（図２）と同一又は相当部分には同一符号を付して説明
を省略する。
【００２４】この請求項（３）の発明では、マスタメモ
リ装置１１及びスレーブメモリ装置１２のメモリ部とし
て同時にリード／ライト可能な２ポートメモリ１１ｆ（
１２ｆ）を用いるとともに、マスタＣＰＵ１で実行する
プログラムを、該２ポートメモリ１１ｆ（１２ｆ）に対
してリードのみ行う第１のプログラム部（図中、Ａで示
す）と通常のリード／ライト動作を行う第２のプログラ
ム部（図中、Ｂで示す）に分け、この第２のプログラム
部の非実行期間に、前記第１のプログラム部の実行と、
データ転送装置１４のデータ転送動作を並行して行うよ
うにしたものである。なおこの動作タイミングは図８に
示す。
リ装置１１及びスレーブメモリ装置１２のメモリ部とし
て同時にリード／ライト可能な２ポートメモリ１１ｆ（
１２ｆ）を用いるとともに、マスタＣＰＵ１で実行する
プログラムを、該２ポートメモリ１１ｆ（１２ｆ）に対
してリードのみ行う第１のプログラム部（図中、Ａで示
す）と通常のリード／ライト動作を行う第２のプログラ
ム部（図中、Ｂで示す）に分け、この第２のプログラム
部の非実行期間に、前記第１のプログラム部の実行と、
データ転送装置１４のデータ転送動作を並行して行うよ
うにしたものである。なおこの動作タイミングは図８に
示す。
【００２５】この図８において、第１のプログラム部は
自己診断用プログラムや１部のアプリケーションプログ
ラムであり、前記２ポートメモリ１１ｆの内容を変更す
ることはないので、データ転送装置１４による転送制御
を並行して行うことが可能となる。従って、この請求項
（３）の発明では第１のプログラム部の実行時間分だけ
実行周期を短縮する。
自己診断用プログラムや１部のアプリケーションプログ
ラムであり、前記２ポートメモリ１１ｆの内容を変更す
ることはないので、データ転送装置１４による転送制御
を並行して行うことが可能となる。従って、この請求項
（３）の発明では第１のプログラム部の実行時間分だけ
実行周期を短縮する。
【００２６】なお、上記実施例では請求項（１）の発明
における実行周期を短縮する方法として、請求項（２）
及び請求項（３）の発明について説明したが、係る請求
項（２）及び請求項（３）の発明を組合せることにより
、より大きな時間短縮が可能となる。
における実行周期を短縮する方法として、請求項（２）
及び請求項（３）の発明について説明したが、係る請求
項（２）及び請求項（３）の発明を組合せることにより
、より大きな時間短縮が可能となる。
【００２７】
【発明の効果】以上のように、請求項（１）の発明によ
ればマスタメモリ装置に書込まれたデータを、データ転
送装置により該書込み終了時点から逐次前記スレーブメ
モリ装置に転送するようにしたので、各メモリ装置間の
データの同一性が保持でき、確実なバックアップが可能
となる。
ればマスタメモリ装置に書込まれたデータを、データ転
送装置により該書込み終了時点から逐次前記スレーブメ
モリ装置に転送するようにしたので、各メモリ装置間の
データの同一性が保持でき、確実なバックアップが可能
となる。
【００２８】請求項（２）の発明によれば前記マスタメ
モリ装置及びスレーブメモリ装置のメモリ部を２つに分
けるとともに、同時にリード／ライトできるようにデー
タ転送用のバス幅を２倍に拡張し、前記マスタメモリ装
置の読出しアドレスと前記スレーブメモリ装置の書込み
アドレスを同一アドレスとして、データ転送装置からの
リード指示及びライト指示を同時に行えるようにし、ま
た、請求項（３）の発明によれば前記マスタメモリ装置
及びスレーブメモリ装置のメモリ部に２ポートメモリを
用い、前記マスタＣＰＵで処理されるプログラムをリー
ドのみ行う第１のプログラム部と通常のリード／ライト
を行う第２のプログラム部に分け、この第２のプログラ
ム部の非処理期間に前記第１のプログラム部の処理及び
前記スレーブメモリ装置へのデータ転送動作を行うよう
にしたので、確実にバックアップが行えるとともに、効
率よく該メモリ装置間でデータの同一化が行える効果が
ある。
モリ装置及びスレーブメモリ装置のメモリ部を２つに分
けるとともに、同時にリード／ライトできるようにデー
タ転送用のバス幅を２倍に拡張し、前記マスタメモリ装
置の読出しアドレスと前記スレーブメモリ装置の書込み
アドレスを同一アドレスとして、データ転送装置からの
リード指示及びライト指示を同時に行えるようにし、ま
た、請求項（３）の発明によれば前記マスタメモリ装置
及びスレーブメモリ装置のメモリ部に２ポートメモリを
用い、前記マスタＣＰＵで処理されるプログラムをリー
ドのみ行う第１のプログラム部と通常のリード／ライト
を行う第２のプログラム部に分け、この第２のプログラ
ム部の非処理期間に前記第１のプログラム部の処理及び
前記スレーブメモリ装置へのデータ転送動作を行うよう
にしたので、確実にバックアップが行えるとともに、効
率よく該メモリ装置間でデータの同一化が行える効果が
ある。
【図１】請求項（１）〜（３）の発明の一実施例による
演算装置の構成を示すブロック図である。
演算装置の構成を示すブロック図である。
【図２】請求項（１）の発明の一実施例による演算装置
におけるマスタメモリ装置及びスレーブメモリ装置の構
成を示すブロック図である。
におけるマスタメモリ装置及びスレーブメモリ装置の構
成を示すブロック図である。
【図３】請求項（１）の発明の一実施例による演算装置
のバックアップ方式の動作を説明する図（その１）であ
る。
のバックアップ方式の動作を説明する図（その１）であ
る。
【図４】請求項（１）の発明の一実施例による演算装置
のバックアップ方式の動作を説明する図（その２）であ
る。
のバックアップ方式の動作を説明する図（その２）であ
る。
【図５】請求項（２）の発明の一実施例による演算装置
におけるマスタメモリ装置及びスレーブメモリ装置の構
成を示すブロック図である。
におけるマスタメモリ装置及びスレーブメモリ装置の構
成を示すブロック図である。
【図６】請求項（２）の発明の一実施例による演算装置
のバックアップ方式の動作を説明する図である。
のバックアップ方式の動作を説明する図である。
【図７】請求項（３）の発明の一実施例による演算装置
におけるマスタメモリ装置及びスレーブメモリ装置の構
成を示すブロック図である。
におけるマスタメモリ装置及びスレーブメモリ装置の構
成を示すブロック図である。
【図８】請求項（３）の発明の一実施例による演算装置
のバックアップ方式を説明する図である。
のバックアップ方式を説明する図である。
【図９】従来の演算装置の構成を示すブロック図である
。
。
１ マスタＣＰＵ
２ スレーブＣＰＵ
５ 切換器
１１ マスタメモリ装置
１１ａ メモリ部
１１ｐ 偶数メモリ部
１１ｑ 奇数メモリ部
１１ｆ ２ポートメモリ
１２ スレーブメモリ装置
１４ データ転送装置
Claims (3)
- 【請求項１】 通常運用しているマスタＣＰＵの障害
発生に対し、待機しているスレーブＣＰＵに切換えて使
用することにより、該マスタＣＰＵで実行していた処理
を継続して行う演算装置において、前記マスタＣＰＵ及
びスレーブＣＰＵのそれぞれに、マスタメモリ装置及び
スレーブメモリ装置を設けるとともに、前記マスタＣＰ
Ｕがマスタメモリ装置に書込んだデータを、該書込み終
了時点から逐次前記スレーブメモリ装置に転送するデー
タ転送装置を設けたことを特徴とする演算装置のバック
アップ方式。 - 【請求項２】 通常運用しているマスタＣＰＵの障害
発生に対し、待機しているスレーブＣＰＵに切換えて使
用することにより、該マスタＣＰＵで実行していた処理
を継続して行う演算装置において、前記マスタＣＰＵ及
びスレーブＣＰＵのそれぞれに、データを格納するメモ
リ部を２つに分けたマスタメモリ装置及びスレーブメモ
リ装置を設けるとともに、これら２つのメモリ部に同時
にリード／ライトできるようにデータ転送用のバス幅を
２倍に拡張し、前記マスタメモリ装置の読出しアドレス
と前記スレーブメモリ装置の書込みアドレスを同一アド
レスとして、リード指示及びライト指示を同時に行うこ
とを特徴とする演算装置のバックアップ方式。 - 【請求項３】 通常運用しているマスタＣＰＵの障害
発生に対し、待機しているスレーブＣＰＵに切換えて使
用することにより、該マスタＣＰＵで実行していた処理
を継続して行う演算装置において、前記マスタＣＰＵ及
びスレーブＣＰＵのそれぞれに、同時にリード／ライト
可能な２ポートメモリを有するマスタメモリ装置及びス
レーブメモリ装置を設けるとともに、前記マスタＣＰＵ
で処理されるプログラムを、該マスタメモリ装置の２ポ
ートメモリからのリードのみ行う第１のプログラム部と
通常のリード／ライトを行う第２のプログラム部に分け
、この第２のプログラム部の非処理期間に、前記第１の
プログラム部の処理及び前記スレーブメモリ装置へのデ
ータ転送動作を並行して行うことを特徴とする演算装置
のバックアップ方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156174A JPH04354048A (ja) | 1991-05-31 | 1991-05-31 | 演算装置のバックアップ方式 |
| DE1992617405 DE69217405T2 (de) | 1991-04-19 | 1992-03-09 | Verarbeitungseinrichtung mit Reserveprozessor |
| EP19920103999 EP0509227B1 (en) | 1991-04-19 | 1992-03-09 | Processing apparatus having a backup processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156174A JPH04354048A (ja) | 1991-05-31 | 1991-05-31 | 演算装置のバックアップ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354048A true JPH04354048A (ja) | 1992-12-08 |
Family
ID=15621974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156174A Pending JPH04354048A (ja) | 1991-04-19 | 1991-05-31 | 演算装置のバックアップ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354048A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126166A (ja) * | 1984-07-17 | 1986-02-05 | Nec Corp | メモリ同期回路 |
| JPH03109660A (ja) * | 1989-09-22 | 1991-05-09 | Nec Corp | デュアルバスシステムに於けるメモリアクセス制御方式 |
-
1991
- 1991-05-31 JP JP3156174A patent/JPH04354048A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126166A (ja) * | 1984-07-17 | 1986-02-05 | Nec Corp | メモリ同期回路 |
| JPH03109660A (ja) * | 1989-09-22 | 1991-05-09 | Nec Corp | デュアルバスシステムに於けるメモリアクセス制御方式 |
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