JPS6126166A - メモリ同期回路 - Google Patents
メモリ同期回路Info
- Publication number
- JPS6126166A JPS6126166A JP14811984A JP14811984A JPS6126166A JP S6126166 A JPS6126166 A JP S6126166A JP 14811984 A JP14811984 A JP 14811984A JP 14811984 A JP14811984 A JP 14811984A JP S6126166 A JPS6126166 A JP S6126166A
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- JP
- Japan
- Prior art keywords
- memory
- data
- fifo
- processor
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、オンライン側及びスタンバイ°側からなる２
重化されたマイクロプロセッサシステム（２適用される
メモリ同期回路（２関する。
重化されたマイクロプロセッサシステム（２適用される
メモリ同期回路（２関する。
従来、コールドスタンバイ方式のマイクロプロセッサシ
ステムの運転における系切り替え方式では、プロセッサ
により制御される装置へのデータ抜けを防止するためじ
、オンライン側のプロセッサでデータのはき出し処理を
行なってから系を切替えていた。そのため命令処理時間
の遅いプロセッサでは、はき出すデータが多い場合には
、そのはき出しく；多くの時間を費やすこと（二なり、
呼処理が長時間止まるという欠点があった。
ステムの運転における系切り替え方式では、プロセッサ
により制御される装置へのデータ抜けを防止するためじ
、オンライン側のプロセッサでデータのはき出し処理を
行なってから系を切替えていた。そのため命令処理時間
の遅いプロセッサでは、はき出すデータが多い場合には
、そのはき出しく；多くの時間を費やすこと（二なり、
呼処理が長時間止まるという欠点があった。
本発明の目的は、上記欠点を除去し、糸切、賛え時間を
短縮することを可能Ｃユしたメモリ同期回路を提供する
こと（二ある〇 〔発明の構成〕 本発明は、オンライン側においてプロセッサからメモリ
（二書込まれるデータ及び該データのアドレスの情報を
それぞれ記憶するデータ用ＦＩＦＯメモリ及びアドレス
バス用ＦＩＦＯメモリと、スタンバイ側プロセッサから
のデータと前記データ用ＦＩＦＯメモリのデータとをス
タンバイ側メモリｇ二選択的ｆ二書込むための切替手段
と、オンライン側メモリへのデータの書込みと同時ζ２
該データ及びそのアドレスをそれぞれ前記データ用ＦＩ
ＦＯメモリ及び前記アドレスバス用ＦＩＦＯメモリτ二
書込み、前記スタンバイ側プロセッサからの指令Ｃ２従
って前記切替手段を切替え、前記ＦＩＦＯメモリの情報
を読出し、前記データ用ＦＩＦＯメモリのデータを前記
スタンバイ側メモリ（二書込む手段とを具備すること１
二より、両系のメモリ内容を一致させて速やか亀二系切
替えを実行するようにしたものである。
短縮することを可能Ｃユしたメモリ同期回路を提供する
こと（二ある〇 〔発明の構成〕 本発明は、オンライン側においてプロセッサからメモリ
（二書込まれるデータ及び該データのアドレスの情報を
それぞれ記憶するデータ用ＦＩＦＯメモリ及びアドレス
バス用ＦＩＦＯメモリと、スタンバイ側プロセッサから
のデータと前記データ用ＦＩＦＯメモリのデータとをス
タンバイ側メモリｇ二選択的ｆ二書込むための切替手段
と、オンライン側メモリへのデータの書込みと同時ζ２
該データ及びそのアドレスをそれぞれ前記データ用ＦＩ
ＦＯメモリ及び前記アドレスバス用ＦＩＦＯメモリτ二
書込み、前記スタンバイ側プロセッサからの指令Ｃ２従
って前記切替手段を切替え、前記ＦＩＦＯメモリの情報
を読出し、前記データ用ＦＩＦＯメモリのデータを前記
スタンバイ側メモリ（二書込む手段とを具備すること１
二より、両系のメモリ内容を一致させて速やか亀二系切
替えを実行するようにしたものである。
以下、図面を参照しながら、本発明の実施例（二ついて
説明する。
説明する。
第１図は本発明の一実施例Ｃ２係るメモリ同期回路を有
するマイクロプロセッサシステムのブロック図である。
するマイクロプロセッサシステムのブロック図である。
このマイクロプロセッサシステムは、プロセッサＰｏ及
びメモリＭｏ等からなるオンライン側と、プロセッサＰ
１及びメモリＭ１等からなるスタンバイ側とを有する。
びメモリＭｏ等からなるオンライン側と、プロセッサＰ
１及びメモリＭ１等からなるスタンバイ側とを有する。
更（二それらの両系をつなぐ手段として、ＦＩＦＯメモ
リｐａ、Ｆｄと、各プロセッサＰｏ＋Ｐ１の指令【：よ
り動作してＦＩＦＯメモリＦａ 、 Ｆｄ を二対して
情報の読出し及び書込みを行わせるＦＩＦＯメモリコン
トローラＣとが設けられている。
リｐａ、Ｆｄと、各プロセッサＰｏ＋Ｐ１の指令【：よ
り動作してＦＩＦＯメモリＦａ 、 Ｆｄ を二対して
情報の読出し及び書込みを行わせるＦＩＦＯメモリコン
トローラＣとが設けられている。
次【二、本実施例の動作を説明する。
まず、オンライン側プロセッサＰｏがメモリＭ。
Ｃ＝デデーを書込む場合、アドレスバスＡｏとデータバ
スＤｏとＣ−アドレス情報、データ情報がそれぞれ送出
された後、メモリ書込信号ＷＲｏがプロセッサＰ。
スＤｏとＣ−アドレス情報、データ情報がそれぞれ送出
された後、メモリ書込信号ＷＲｏがプロセッサＰ。
から送出される・アドレス情報は、アドレスバスＡｏを
介してメモリＭａ ｒ二送出されると同時口、アドレス
用ＦＩＦＯメモリＦａ を二も送られる。同様Ｃニデー
タ情報も、データバスＤｏを介してメモリＭｏ Ｃ送出
されると同時に、データ用ＦＩＦＯメモリＦｄ＋二も送
られる。メモリ書込み信号ＷＲｏは、メモリＭＯ（二送
出されると同時ｔ：ＦＩＦＯメモリコントローラＣにも
送出される。ＦＩＦＯメモリコントコ−、＞Ｃは、メモ
リ書込み信号ＷＲｏに基づき、ＦＩＦＯメそす書込み信
号Ｗを作成して各ＦＩＦＯメモ！Ｊ Ｆａ、 Ｆｄ（二
与えること（二より、上記のアドレス情報とデータ情報
とを各ＦＩＦＯメモ！Ｊ Ｆａ、Ｆｄ −二書込６゜一
方スタンバイ側プロセッサＰ１は、そのン７トウエア処
理ｆ二より、ＦＩＦＯメモリＦａ、 Ｆｄ に各情報が
書き込まれているかどうかを逐次監視するため（二、ア
ドレスバスＡ１ にＦＩＦＯメモリコントローラアドレ
スを送出した後メモリライト信号ＷＲ＋を送出し、ＦＩ
ＦＯメモリコントローラＣを起動する。
介してメモリＭａ ｒ二送出されると同時口、アドレス
用ＦＩＦＯメモリＦａ を二も送られる。同様Ｃニデー
タ情報も、データバスＤｏを介してメモリＭｏ Ｃ送出
されると同時に、データ用ＦＩＦＯメモリＦｄ＋二も送
られる。メモリ書込み信号ＷＲｏは、メモリＭＯ（二送
出されると同時ｔ：ＦＩＦＯメモリコントローラＣにも
送出される。ＦＩＦＯメモリコントコ−、＞Ｃは、メモ
リ書込み信号ＷＲｏに基づき、ＦＩＦＯメそす書込み信
号Ｗを作成して各ＦＩＦＯメモ！Ｊ Ｆａ、 Ｆｄ（二
与えること（二より、上記のアドレス情報とデータ情報
とを各ＦＩＦＯメモ！Ｊ Ｆａ、Ｆｄ −二書込６゜一
方スタンバイ側プロセッサＰ１は、そのン７トウエア処
理ｆ二より、ＦＩＦＯメモリＦａ、 Ｆｄ に各情報が
書き込まれているかどうかを逐次監視するため（二、ア
ドレスバスＡ１ にＦＩＦＯメモリコントローラアドレ
スを送出した後メモリライト信号ＷＲ＋を送出し、ＦＩ
ＦＯメモリコントローラＣを起動する。
ＦＩＦＯメモリコントローラＣは、この起動がかかり、
かつＦＩＦＯメモ！Ｉ Ｆａ、Ｆｄ ｔ＝情報が蓄積さ
れている場合は、アドレスバス切替回路Ｓａ、データバ
ス切替え回路Ｓｄ、及びメモリ書込み信号切替回路Ｓｗ
に切替信号Ｇを送出し、切替回路Ｓａ、 Ｓｄ、 Ｓｗ
をそれぞれＦＩＦＯメモリＦａ、 Ｆｄ、 Ｆ Ｉ Ｆ
ＯメモリコントローラＣ側（二切替え、メモリＭ１ｃＦ
’ＩＦＯメモリＦａ、 ＦｄとＦＩＦＯメモリコントロ
ーラＣとを接続する。その後、ＦＩＦＯメモリコント四
−ラＣから送出される読出し信号Ｒにより、Ｆ工ＦＯメ
モリＦａ、 Ｆｄからアドレス情報及びデータ情報がそ
れぞれアドレス切替回路Ｓａ、データバス切替回路Ｓｄ
を介してアドレスバスＡ１１１データバス１）１１（二
送出される。それと共（二、ＦＩＦＯメモリコントロー
ラＣからメモリ書込み信号ＷＲ１１を送出しメモリ書込
み信号回路”ｖｒＲｌｌを介してメモリＭ＋ （＝与え
ること（二よりメモリＭ１ （二ＦＩＦＯメモリＦｄの
内容を書込む。
かつＦＩＦＯメモ！Ｉ Ｆａ、Ｆｄ ｔ＝情報が蓄積さ
れている場合は、アドレスバス切替回路Ｓａ、データバ
ス切替え回路Ｓｄ、及びメモリ書込み信号切替回路Ｓｗ
に切替信号Ｇを送出し、切替回路Ｓａ、 Ｓｄ、 Ｓｗ
をそれぞれＦＩＦＯメモリＦａ、 Ｆｄ、 Ｆ Ｉ Ｆ
ＯメモリコントローラＣ側（二切替え、メモリＭ１ｃＦ
’ＩＦＯメモリＦａ、 ＦｄとＦＩＦＯメモリコントロ
ーラＣとを接続する。その後、ＦＩＦＯメモリコント四
−ラＣから送出される読出し信号Ｒにより、Ｆ工ＦＯメ
モリＦａ、 Ｆｄからアドレス情報及びデータ情報がそ
れぞれアドレス切替回路Ｓａ、データバス切替回路Ｓｄ
を介してアドレスバスＡ１１１データバス１）１１（二
送出される。それと共（二、ＦＩＦＯメモリコントロー
ラＣからメモリ書込み信号ＷＲ１１を送出しメモリ書込
み信号回路”ｖｒＲｌｌを介してメモリＭ＋ （＝与え
ること（二よりメモリＭ１ （二ＦＩＦＯメモリＦｄの
内容を書込む。
この一連の動作が終了すると、ＦＩＦＯメモリコントロ
ーラＣが各切替回路８ａ、 Ｓｄ、 Ｓｗを再度起動さ
せること（二より、メモリＭ１とプロセッサＰｉとを接
続し、プロセッサＰ１からのＦＩＦＯメモリＦａ、Ｆｄ
の監視起動（二備える。
ーラＣが各切替回路８ａ、 Ｓｄ、 Ｓｗを再度起動さ
せること（二より、メモリＭ１とプロセッサＰｉとを接
続し、プロセッサＰ１からのＦＩＦＯメモリＦａ、Ｆｄ
の監視起動（二備える。
本実施例では以上説明したよう（二、オンライン側プロ
セッサＰｏがメモリＭＯにデータを１：込むと同時（ユ
そのアドレス及びデータ情報がＦＩＦＯメモリＦａ、Ｆ
ｄ＋ユ書き込まれる。一方、スタンバイ側プロセッサＰ
１は、そのソフトウェア処理により逐次ＦＩＦＯメモリ
コントローラＣを起動している０ＦＩＦＯメモリコント
ローラＣは、この起動のための信号が送出されているこ
と、及びＦＩＦＯメモリＦ’ａ ＊ Ｆｄにオンライン
側からの情報が曹き込まれていることの２つの条件でＦ
’ＩＦＯメモｖＦｄ内の情報をメモ！Ｊ Ｍｌ ｌ：書
き込む。すなわち、情報のはき出し処理をすることなく
オン２イン側とスタンバイ側のメモリＭｏ 、 Ｍｌの
内容が常（二同じ（−なり、系切替え時（−は速やかに
スタンバイ側がオンライン側に切り替わることができる
。また、スタンバイ側プロセッサＰ１に障害が起こった
場合はそのソフトウェア処理が実行できないため、Ｆ工
ＦＯメモリＦａ。
セッサＰｏがメモリＭＯにデータを１：込むと同時（ユ
そのアドレス及びデータ情報がＦＩＦＯメモリＦａ、Ｆ
ｄ＋ユ書き込まれる。一方、スタンバイ側プロセッサＰ
１は、そのソフトウェア処理により逐次ＦＩＦＯメモリ
コントローラＣを起動している０ＦＩＦＯメモリコント
ローラＣは、この起動のための信号が送出されているこ
と、及びＦＩＦＯメモリＦ’ａ ＊ Ｆｄにオンライン
側からの情報が曹き込まれていることの２つの条件でＦ
’ＩＦＯメモｖＦｄ内の情報をメモ！Ｊ Ｍｌ ｌ：書
き込む。すなわち、情報のはき出し処理をすることなく
オン２イン側とスタンバイ側のメモリＭｏ 、 Ｍｌの
内容が常（二同じ（−なり、系切替え時（−は速やかに
スタンバイ側がオンライン側に切り替わることができる
。また、スタンバイ側プロセッサＰ１に障害が起こった
場合はそのソフトウェア処理が実行できないため、Ｆ工
ＦＯメモリＦａ。
Ｆｄからの読取りが行なわれない。そのためＦＩＦＯメ
モリＦａ、Ｆｄがオーバ７０−し、オンライン側でスタ
ンバイ側プロセッサＰ１が異常な状態（二あることを速
やか（：検知できる。
モリＦａ、Ｆｄがオーバ７０−し、オンライン側でスタ
ンバイ側プロセッサＰ１が異常な状態（二あることを速
やか（：検知できる。
本発明は以上説明したように、オンライン側とスタンバ
イ側の間≦二、ＦＩＦＯメモリと、オンライン側プロセ
ッサからメモＩ）（二対して書込む情報を上記ＦＩＦＯ
メモリ（二蓄積させ、スタンバイ側プロセッサの指令１
：従い上記ＦＩＦＯメモリから情報を読出す回路と、ス
タンバイ側プロセッサとメモリの間ｃＦＩＦＯメモリの
情報をスタンバイ側メモリ（２曹き込むための切替回路
を設けたので、オンライン側とスタンバイ側のメモリ内
容を同じ一二維持することができ、系切替え時のはき出
し処理が不要で速やか坂；系を切り替えられるという効
果がある。また、スタンバイ側プロセッサが異常な場合
はＦＩＦＯメモリを読取らないためＦＩＦＯメモリがオ
ーバフローし、オンライン側でＦＩＦＯメモリ（二書込
めず、その異常が速やか（二検知できるという効果もあ
る。
イ側の間≦二、ＦＩＦＯメモリと、オンライン側プロセ
ッサからメモＩ）（二対して書込む情報を上記ＦＩＦＯ
メモリ（二蓄積させ、スタンバイ側プロセッサの指令１
：従い上記ＦＩＦＯメモリから情報を読出す回路と、ス
タンバイ側プロセッサとメモリの間ｃＦＩＦＯメモリの
情報をスタンバイ側メモリ（２曹き込むための切替回路
を設けたので、オンライン側とスタンバイ側のメモリ内
容を同じ一二維持することができ、系切替え時のはき出
し処理が不要で速やか坂；系を切り替えられるという効
果がある。また、スタンバイ側プロセッサが異常な場合
はＦＩＦＯメモリを読取らないためＦＩＦＯメモリがオ
ーバフローし、オンライン側でＦＩＦＯメモリ（二書込
めず、その異常が速やか（二検知できるという効果もあ
る。
【図面の簡単な説明】
第１図は本発明の一実施例（＝係るメモリ同期装置を有
するマイクロプロセッサシステムのブロック図である。 Ｐｏｐ（オンライン側）プロセッサ、 Ｍｏｂ（オンライン側）メモリ、 Ａｏ：（オンラｆン１Ｉｌｌ）アドレスバス、Ｄｏ：（
オンラインｆＩｌｌ）データバス、ＷＲｏ ： （オン
ライン側）メモリ書込み信号、ｐ＋：（スタンバイ側）
プロセッサ、 Ｍｌ：（スタンバイ側）メモリ、 Ａ１：（スタンバイ側）アドレスバス、Ｄｌ：（スタン
バイ側）データバス、 ＷＲ＋ ： （スタンバイ側）メモリ書込み信号、Ａｉ
ｌ ： ＦＩＦＯメモリとメモリＭ１の接続アドレスバ
ス、Ｄｌｉ ： ＦＩＦＯメモリとメモリＭ１の接続
データバス、ｗＩｔｌｌ：ＦＩＦＯメモリとメモリＭ１
の接続メモリｓ込み信号、 にＦＩＦＯメモリコントローラ、 ＦａミニアドレスＦＩＦＯメモリ Ｆｄ；データ用ＦＩＦＯメモリ、 Ｗ ：ｌｉ’ＩＦＯメモリ書込み信号、Ｒ：ＦＩＦＯ
メモリ読出し信号、 Ｓａミニアドレスパス替回路、 Ｓｄ：データバス切替回路、 ＳＷ：メモリ書込み信号切替回路。
するマイクロプロセッサシステムのブロック図である。 Ｐｏｐ（オンライン側）プロセッサ、 Ｍｏｂ（オンライン側）メモリ、 Ａｏ：（オンラｆン１Ｉｌｌ）アドレスバス、Ｄｏ：（
オンラインｆＩｌｌ）データバス、ＷＲｏ ： （オン
ライン側）メモリ書込み信号、ｐ＋：（スタンバイ側）
プロセッサ、 Ｍｌ：（スタンバイ側）メモリ、 Ａ１：（スタンバイ側）アドレスバス、Ｄｌ：（スタン
バイ側）データバス、 ＷＲ＋ ： （スタンバイ側）メモリ書込み信号、Ａｉ
ｌ ： ＦＩＦＯメモリとメモリＭ１の接続アドレスバ
ス、Ｄｌｉ ： ＦＩＦＯメモリとメモリＭ１の接続
データバス、ｗＩｔｌｌ：ＦＩＦＯメモリとメモリＭ１
の接続メモリｓ込み信号、 にＦＩＦＯメモリコントローラ、 ＦａミニアドレスＦＩＦＯメモリ Ｆｄ；データ用ＦＩＦＯメモリ、 Ｗ ：ｌｉ’ＩＦＯメモリ書込み信号、Ｒ：ＦＩＦＯ
メモリ読出し信号、 Ｓａミニアドレスパス替回路、 Ｓｄ：データバス切替回路、 ＳＷ：メモリ書込み信号切替回路。
Claims (1)
- 【特許請求の範囲】 オンライン側及びスタンバイ側の２つの系よりなり、該
２つの系の各々がプロセッサとメモリとを有する２重化
されたマイクロプロセッサシステムに於いて、 オンライン側においてプロセッサからメモリに書込まれ
るデータ及び該データのアドレスの情報をそれぞれ記憶
するデータ用ＦＩＦＯメモリ及びアドレスバス用ＦＩＦ
Ｏメモリと、 スタンバイ側プロセッサからのデータと前記データ用Ｆ
ＩＦＯメモリのデータとをスタンバイ側メモリに選択的
に書込むための切替手段と、 オンライン側メモリへのデータの書込みと同時に該デー
タ及びそのアドレスをそれぞれ前記データ用ＦＩＦＯメ
モリ及び前記アドレスバス用ＦＩＦＯメモリに書込み、
前記スタンバイ側プロセッサからの指令に従って前記切
替手段を切替え、前記ＦＩＦＯメモリの情報を読出し、
前記データ用ＦＩＦＯメモリのデータを前記スタンバイ
側メモリに書込む手段とを有することを特徴とするメモ
リ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14811984A JPS6126166A (ja) | 1984-07-17 | 1984-07-17 | メモリ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14811984A JPS6126166A (ja) | 1984-07-17 | 1984-07-17 | メモリ同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126166A true JPS6126166A (ja) | 1986-02-05 |
Family
ID=15445681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14811984A Pending JPS6126166A (ja) | 1984-07-17 | 1984-07-17 | メモリ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354048A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 演算装置のバックアップ方式 |
| US5424361A (en) * | 1986-12-30 | 1995-06-13 | General Electric Company | Low temperature impact resistant polycarbonate/poly(cyclohexanedimethylene terephthalate)/core shell acryalte copolymer compositions |
| KR20230056380A (ko) * | 2021-10-20 | 2023-04-27 | 신창토건 주식회사 | 변기용 탈착식 탈취장치 |
-
1984
- 1984-07-17 JP JP14811984A patent/JPS6126166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424361A (en) * | 1986-12-30 | 1995-06-13 | General Electric Company | Low temperature impact resistant polycarbonate/poly(cyclohexanedimethylene terephthalate)/core shell acryalte copolymer compositions |
| JPH04354048A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 演算装置のバックアップ方式 |
| KR20230056380A (ko) * | 2021-10-20 | 2023-04-27 | 신창토건 주식회사 | 변기용 탈착식 탈취장치 |
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