JPH0543243U - 二重化装置切替回路 - Google Patents

二重化装置切替回路

Info

Publication number
JPH0543243U
JPH0543243U JP9165291U JP9165291U JPH0543243U JP H0543243 U JPH0543243 U JP H0543243U JP 9165291 U JP9165291 U JP 9165291U JP 9165291 U JP9165291 U JP 9165291U JP H0543243 U JPH0543243 U JP H0543243U
Authority
JP
Japan
Prior art keywords
bus
circuit
processor
monitor
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9165291U
Other languages
English (en)
Inventor
彰 堀口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9165291U priority Critical patent/JPH0543243U/ja
Publication of JPH0543243U publication Critical patent/JPH0543243U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Monitoring And Testing Of Exchanges (AREA)
  • Exchange Systems With Centralized Control (AREA)

Abstract

(57)【要約】 【目的】 両系にバスドライバ／レシーバ及び障害検出
回路を設けることにより、予備系の非障害状態には二重
書き込み同時性があり、かつ予備系の障害状態には二重
書き込みをせず、障害報告をすることを特徴とする二重
化装置切替回路を提供する。 【構成】 プロセッサ１0 、メモリ２0 、入出力装置３
0 、バスモニタ／バスアクセス回路100 及び障害検出回
路５0 で０系を構成し、プロセッサ１1 、メモリ２1 、
入出力装置３1 、バスモニタ／バスアクセス回路101 及
び障害検出回路５1 で１系を構成し、各プロセッサ１0
及び１1 の内現用系になった方が各バスモニタ／バスア
クセス回路100 及びバスモニタ／バスアクセス回路101
を経由して、他系の障害検出回路５0 及び５1 の障害状
態を見て相手系が正常であれば、二重書き込みを行い、
障害状態であれば、二重書き込みを行わずに、障害情報
を通知するように構成する。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、電子交換機等を二重化したシステムの切り替え制御を行う二重化切 替回路に関する。
【０００２】
【従来の技術】
図２は、例えば特開昭６２−１０９５９号公報に示された従来の二重化切替方 式を示すブロック図である。図中１0 は０系のプロセッサ、２0 は０系のメモリ 、３0 は０系の入出力装置、４0 は０系のバス、100 はＯ系のバスモニタ／バス アクセス回路、１1 は１系のプロセッサ、２1 は１系のメモリ、３1 は１系の入 出力装置、４1 は１系のバス、101 は１系のバスモニタ／バスアクセス回路であ る。
【０００３】 次に動作について説明する。例えば、０系が現用系、１系が予備系として動作 している場合を考える。この場合０系のバスモニタ／バスアクセス回路100 は、 ０系のバス４0 をモニタして、０系のメモリ２0 に対する書き込みデータを１系 のバスモニタ／バスアクセス回路101 へ転送し、１系のバスモニタ／バスアクセ ス回路１０1 は、前記転送データを１系のバス４1 に転送して１系のメモリ２1 へ書き込むことによって、両系で同一の書き込み内容が実現している。逆に、１ 系が現用系、０系が予備系として動作している場合には、１系のバスモニタ／バ スアクセス回路101 および０系のバスモニタ／バスアクセス回路100 が上記と逆 の動作をすることによって実現される。
【０００４】
【考案が解決しようとする課題】
従来の二重化切替方式では上述のように構成されていたので、現用系のバスの 書込をモニタし、予備系へのメモリのコピーがバスモニタ／バスアクセス回路を 経由することに行われるため、予備系の障害中などは両系の同期性を保つことが 難しいという欠点があった。
【０００５】 この考案は、上記のような課題を解消するためになされたもので、書込には同 時に行い、かつ各系の障害状態を監視する機構を設けることにより、両系でのメ モリ内容の同時性を保証するように工夫したものである。
【０００６】
【課題を解決するための手段】
この考案に係る二重化装置切替回路は、現用系からのメモリの書込を同時に行 う手段と共に予備系の内部障害を監視する手段とを設けたものである。
【０００７】
【作用】
この考案における二重化装置切替回路は、現用系のメモリへ書込む際に同時に 行い、かつ予備系の障害状態をモニタしているために、両系共に正常な時には双 方のメモリ内容の同時性が保たれているため、現用系の障害時の系切替における データの引継ぎが短くなると共に、予備系の障害時においては二重書込が禁止さ れることにより、現用系の不要なハングアップが防げるという効果が生まれる。
【０００８】
【実施例】
実施例１． 以下、この考案の一実施例を図について説明する。図１において、１0 〜４0 及び100 、１1 〜４1 及び101 は上記従来装置とまったく同一のものである。５ 0 および５1 は各々上記装置におけるバスモニタ／バスアクセス回路100 及び10 1 に入力するための障害検出回路である。
【０００９】 次に、動作について説明する。本実施例のように構成された二重化装置におい ても０系が現用系、１系が予備系として動作している場合を考える。この場合０ 系のバスモニタ／バスアクセス回路100 は０系のバス４0 をモニタして、０系の メモリ２0 に対する書き込みデータを見付けると、１系の障害検出回路５1 から ０系の障害検出回路５0 を通して１系の正常状態を確認し、１系のバスモニタ／ バスアクセス回路101 を経由して１系のバス４1 に転送し、１系のメモリ２1 へ 書き込む。この時、１系が障害状態にあることを、１系の障害検出回路５1 から ０系の障害検出回路５0 を通して知ると、０系のバスモニタ／バスアクセス回路 100 は１系のバスモニタ／バスアクセス101 にデータを転送せずに、両系書込が 成功しなかったことを、プロセッサ１0 に通知する。 逆に、１系が現用系、０系が予備系として動作している場合には、１系のバス モニタ／バスアクセス回路101 および０系のバスモニタ／バスアクセス100 が上 記と逆の動作をすることによって実現されることは、従来技術と同様である。
【００１０】 実施例２． 次にバスモニタ／バスアクセス回路100 及び101 の代わりに、図２に示すよう なバスドライバ／バスレシーバ回路110 及び111 を用いて構成しても、同様の効 果を奏する実施例について説明する。本実施例のように構成された二重化装置に おいても、０系が現用系、１系が予備系として動作している場合を考える。この 場合０系のバスドライバ／バスレシーバ回路110 は０系のバス４0 をモニタして 、０系のメモリ２0 に対する書き込みデータを見付けると、１系の障害検出回路 ５1 から０系の障害検出回路５0 を通して１系の正常状態であることを確認する と、１系のバスドライバ／バスレシーバ回路111 に対して出力ドライバを開けて 、また１系のバスドライバ／バスレシーバ回路111 もその出力ドライバを開け１ 系のバス４1 に転送し、１系のメモリ２1 へ書き込む。この時同時に、１系のバ スドライバ／バスレシーバ回路111 は１系のメモリ２1 への書き込みが完了する と、０系のバスドライバ／バスレシーバ回路110 にその旨を通知し、０系のバス ドライバ／バスレシーバ回路110 では、０系のバス４0 における０系のメモリ２ 0 への書き込みが終了したことを、０系のプロセッサ１0 に通知しバスサイクル が終結する。すなわち、０系のメモリ２0 と１系のメモリ２1 への書き込みが終 了したことをもって、１回のメモリへの書き込みが終了したことになる。もしこ の時、１系が障害状態にあることを、１系の障害検出回路５1 から０系の障害検 出回路５0 を通して知ると、０系のバスドライバ／バスレシーバ回路110 は１系 のバスドライバ／バスレシーバ回路111 に対し出力せずにそのバスサイクルを終 結し、両系書込が成功しなかったことをプロセッサ１0 に通知する。 逆に、１系が現用系、０系が予備系として動作している場合には、１系のバス ドライバ／バスレシーバ回路111 および０系のバスドライバ／バスレシーバ回路 110 が上記と逆の動作をすることによって実現されることは、従来技術や実施例 １と同様である。
【００１１】
【考案の効果】
以上のように、この考案によれば、各系毎に障害検出回路を設け、これにより 両系書き込みの必要な場合に現用系から予備系に対して障害検出の有無を確認し てから、両系書き込みを行うようにしたので、予備系障害状態における不用意な 書き込みを防ぐと共に、予備系の障害に基づく現用系への悪影響を最低限にする ことができる。
【図面の簡単な説明】
【図１】本考案の一実施例による二重化装置を示すブロ
ック図
【図２】本考案の別の実施例による二重化装置を示すブ
ロック図
【図３】従来の二重化装置を示すブロック図
【符号の説明】
１0 ０系プロセッサ １1 １系プロセッサ ２0 ０系メモリ ２1 １系メモリ ３0 ０系入出力装置 ３1 １系入出力装置 ４0 ０系バス ４1 １系バス ５0 ０系障害検出回路 ５1 １系障害検出回路 100 ０系バスモニタ／バスアクセス回路 101 １系バスモニタ／バスアクセス回路 110 ０系バスドライバ／バスレシーバ回路 111 １系バスドライバ／バスレシーバ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｍ 3/22 Ｂ 7117−5Ｋ Ｈ０４Ｑ 3/545 8843−5Ｋ

Claims (2)

    【実用新案登録請求の範囲】
  1. 【請求項１】 プロセッサ、メモリ、入出力装置及びバ
    スを二重化して使用する装置において、その系毎にバス
    モニタ／バスアクセス回路を接続し、さらに系毎に該バ
    スモニタ／バスアクセス回路に接続した障害検出回路を
    設け、系間でバスモニタ／バスアクセス回路を接続しか
    つ障害検出回路も接続することによって、予備系の障害
    時以外には現用系からの二重書き込みが行え、該予備系
    の障害時には該現用系からの二重書き込みを行わず、該
    現用系のプロセッサへ通知することを特徴とした二重化
    装置切替回路。
  2. 【請求項２】 実用新案登録請求の範囲第１項記載の二
    重化装置切替回路において、バスモニタ／バスアクセス
    回路の位置にバスドライバ／バスレシーバ回路を設け、
    第１項記載と同様に予備系の障害時以外には現用系から
    の二重書き込みを行い、該予備系のメモリ書き込み完了
    と該現用系のメモリ書き込み完了の双方の条件で該現用
    系のプロセッサの書き込みサイクルが終結するように構
    成し、該予備系の障害時には現用系からの二重書き込み
    を行わず、該現用系のプロセッサへ通知することを特徴
    とした二重化装置切替回路。
JP9165291U 1991-11-08 1991-11-08 二重化装置切替回路 Pending JPH0543243U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9165291U JPH0543243U (ja) 1991-11-08 1991-11-08 二重化装置切替回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9165291U JPH0543243U (ja) 1991-11-08 1991-11-08 二重化装置切替回路

Publications (1)

Publication Number Publication Date
JPH0543243U true JPH0543243U (ja) 1993-06-11

Family

ID=14032447

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9165291U Pending JPH0543243U (ja) 1991-11-08 1991-11-08 二重化装置切替回路

Country Status (1)

Country Link
JP (1) JPH0543243U (ja)

Similar Documents

Publication Publication Date Title
US6148415A (en) Backup switching control system and method
US4979108A (en) Task synchronization arrangement and method for remote duplex processors
CN107766181B (zh) 一种基于PCIe非透明桥的双控制器存储高可用子系统
JPH09171441A (ja) 二重化記憶装置の記憶一致方法および装置
JPS6027041B2 (ja) ハイアラキ制御システムにおける下位制御装置の切換方法
JPH0543243U (ja) 二重化装置切替回路
JP2007334668A (ja) メモリダンプ方法、クラスタシステム、それを構成するノードおよびプログラム
EP1369784A2 (en) Computer system failure handling
JPS5917467B2 (ja) 制御用計算機のバツクアツプ方式
JP2000148523A (ja) 二重化メモリ装置及びメモリ切替方法
JPH11259324A (ja) 主記憶装置複写方式
JPH06245238A (ja) 二重化装置切替回路
JPH06259274A (ja) 二重系システム
JP2001175545A (ja) サーバシステムおよび障害診断方法ならびに記録媒体
JPH083796B2 (ja) 二重化装置内の通信方法
JPH0152774B2 (ja)
JP2825464B2 (ja) 通信装置
JPH0520251A (ja) 二重化プロセス入出力装置の切換方式
JPH06124242A (ja) 二重化共有メモリ等価性保証方式
JPS62105243A (ja) システム障害の復旧装置
JPH0821012B2 (ja) ダイレクトメモリアクセスの系切替装置
JPS59157759A (ja) 二重化システム
JPS5842491B2 (ja) マルチプロセッサシステムに於ける故障認識方式
JPH0588787A (ja) 二重化データ処理装置
JPH06348604A (ja) メモリコピー方式