KR100307718B1 - 프로세서 이중화 장치 - Google Patents

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Abstract

본 발명은 디바이스의 제어가 일시적으로 중단되지 않게 할 수 있는 교환기의 프로세서 이중화 장치를 제공함에 있다.
본 발명에 따른 교환기의 프로세서 이중화 장치는 디바이스와의 통신수행여부에 따라 활성모드와 대기모드 중 어느 한 상태로 동작하는 제1프로세서와, 제2착탈상태신호와 제2모드선택신호에 응답하여 제1프로세서와 디바이스 사이의 데이터 통신을 중계하기 위한 제1중계기가 포함된 제1프로세서 모듈과; 디바이스와의 통신여부에 따라 활성모드와 대기모드 중 어느 한 상태로 동작하는 제2프로세서와, 제1착탈상태신호와 제1모드선택신호에 응답하여 제2프로세서와 디바이스사이의 데이터 통신을 중계하기 위한 제2중계기가 포함된 제2프로세서 모듈과; 교환기에 대한 제1프로세서 모듈의 탈장여부에 따라 제1중계기와 기저전압원에 접속 및 절체되어 교환기에 대한 제1프로세서 모듈의 탈장여부를 지시하는 제2착탈상태신호를 제1중계기에 공급하기 위한 제1상태라인과; 교환기에 대한 제2프로세서 모듈의 탈장여부에 따라 제2중계기와 기저전압원에 접속 및 절체되어 제2프로세서 모듈의 탈장여부를 지시하는 제1착탈상태신호를 제2중계기에 공급하기 위한 제2상태라인과; 교환기에 대한 제1프로세서 모듈의 탈장여부와 제1프로세서 모듈의 전원공급 중단여부를 지시하는 제1모드선택신호를 제2중계기에 공급하기 위한 제1모드라인과; 교환기에 대한 제2프로세서 모듈의 탈장여부와 제2프로세서 모듈의 전원공급 중단여부를 지시하는 제2모드선택신호를 제1중계기에 공급하기 위한 제2모드라인과; 제1 및 제2모드선택신호와 제2착탈상태신호를 논리 연산하여 제2프로세서 모듈이 교환기로부터 탈장되어진 기간과 제2프로세서 모듈이 교환기에 장착되어 있더라도 제1프로세서가 활성모드에 있는 기간을 지시하는 제1제어신호를 발생하는 제1논리연산기와; 제1 및 제2모드선택신호와 제1착탈상태신호를 논리 연산하여 제1프로세서 모듈이 교환기로부터 탈장되어진 기간과 제1프로세서 모듈이 교환기에 장착되어 있더라도 제2프로세서가 활성모드에 있는 기간을 지시하는 제2제어신호를 발생하는 제1논리연산기와; 제1제어신호에 응답하여 제1중계기와 디바이스 사이의 데이터 전송을 중계하기 위한 제1버퍼와; 제2제어신호에 응답하여 제2중계기와 디바이스 사이의 데이터 전송을 중계하기 위한 제2버퍼를 구비한다.

Description

프로세서 이중화 장치(Apparatus of Doubling Processor)
본 발명은 각기 다른 기능을 수행하는 다수의 디바이스들(Devices)을 가지는 교환기에 관한 것으로, 특히 디바이스를 제어하기 위한 프로세서를 이중화하는 프로세서 이중화 장치에 관한 것이다.
통상의 교환기는 가입자들로부터의 호(Call)를 중계하기 위하여 각기 다른 기능을 수행하는 가입자 카드 제어부, 트렁크 제어부, 망동기 회로, 진단회로 등과 같은 다양한 디바이스들로 구성되어 있다. 교환기에는 디바이스들이 동시에 각각의 고유의 기능을 수행하게끔 하기 위해 디바이스들 각각에 프로세서가 설치되게 된다. 즉, 교환기에서는 디바이스의 수에 해당하는 프로세서들이 디바이스 별로 할당되는 일명 "분산제어방법"이 채택되고 있다.
이와 같은 분산제어방법을 채용하고 있는 교환기에서는 프로세서들중에 일부에 이상이 발생될 수 있다. 이 경우, 이상이 있는 프로세서에 의해 제어되는 디바이스가 오동작하게 되는 것은 물론이거니와 가입자의 호가 중계될 수 없게 된다. 이러한 단점을 해결하기 위하여, 교환기에서는 한쌍의 프로세서가 하나의 디바이스에 접속되게 함으로써 어느 한쪽의 프로세서에 이상이 발생한 경우 다른 한쪽의 프로세서가 디바이스를 제어하게끔 하는 이중화 장치가 사용되고 있다.
이러한 프로세서 이중화 장치는 도 1에서와 같이 제1디바이스 억세스 버스(Device Access Bus, 이하 "DA-BUS"라 함)(11)를 경우하여 디바이스(10)에 접속되어진 제1프로세서 모듈(20)과, 제2 DA-BUS(13)을 경우하여 디바이스(10)에 접속되어진 제2프로세서 모듈(30)로 구성되게 된다. 제1프로세서 모듈(20)에는 제1프로세서(22)와 제1 DA-BUS(11)간의 통신을 중계하는 제1디바이스 억세스 중계기(Device Access Interface, 이하 "DAI"라 함)(24)가 포함되어 있고 아울러 제2프로세서 모듈(30)에도 제2프로세서(32)와 제2 DA-BUS(13)간의 통신을 중계하는 제2DAI(34)가 포함되어 있다. 이와 같은 구성을 가지는 제1 및 제2프로세서 모듈(20,30)은 교환기에 착탈 가능하게 제작되게 된다.
제1프로세서 모듈(20)은 교환기에 실장되었을 경우에 제1상태라인(21)을 기저전압원(GND)에 접속시킴으로써 가신이 실장되었음을 지시하는 "0"의 논리값의 제1착탈상태신호(Abdoff)가 제2프로세서 모듈(30)의 제2DAI(34)에 공급되게 한다. 이와는 달리, 제1프로세서 모듈(20)이 탈장되었을 경우에 제2프로세서 모듈(30)의 제2 DAI(34)에는 제1프로세서 모듈(20)이 탈장되었음을 나타내는 "1"의 논리값의 제1착탈상태신호(Abdoff)가 공급되게 된다. 또한, 제1 DAI(24)는 제1프로세서(22)가 세트한 논리값 "0" 또는 "1"의 논리값을 가지는 제1디바이스 버스 선택신호(ADBSELO)를 제1모드라인(23)을 통해 제2 DAI(34)에 공급하게 된다. 나아가, 제1 DAI(24)는 제2 DAI(34)로부터 제2모드라인(33)을 경유하여 입력되는 제2디바이스 버스 선택신호(BDBSELO)와 제2상태라인(31)로부터의 제2착탈상태신호(Bbdoff)를 제1프로세서(22)쪽으로 전송한다. 제1프로세서(22)는 제1 DAI(24)로부터의 제2착탈상태신호(Bbdoff)의 논값이 "0"인가를 검사하여 제2프로세서 모듈(30)이 실장 또는 탈장되어 있는가를 판단하게 된다. 이 때, 제2착탈상태신호(Bbdoff)가 "1"의 논리값을 가지며, 즉 제2프로세서 모듈(30)이 탈장되어 있는 경우에 제1프로세서(22)는 제1 DAI 내의 레지스터들중 어느 하나에 할당되어진 모드선택플래그를 "1"로 세트함으로써 "0"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)와는 다른 "1"의 논리값을 가지는 제1디바이스 버스 선택신호가 제1 DAI(24)에서 발생되게 한다. 이와 더불어, 제1프로세서(22)는 제1 DAI(24) 및 제1 DA-BUS(11)를 경유하여 디바이스(10)를 제어하는 활성 모드(Active Mode)로 진입하게 된다. 이와는 달리, 제2찰탈상태신호(Bbdoff)가 "0"의 논리값을 가지면, 즉 제2프로세서 모듈(30)이 실장되어 있는 경우에 제1프로세서(22)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)들의 논리값이 동일한가에 따라 활성모드(Active Mode) 또는 대기모드(Stand-by Mode)로 진입하게 된다. 이를 상세히 하면, 제2프로세서(32)는 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값이 다르면 활성모드로 진입하는 반면, 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값이 같으면 대기모드로 진입하게 된다.
한편, 제2프로세서 모듈(30)은 교환기에 실장되었을 경우에 제2상태라인(31)을 기저전압원(GND)에 접속시킴으로써 자신이 교환기에 실장되었음을 지시하는 "0"의 논리값의 제2착탈상태신호(Bbdoff)가 제1프로세서 모듈(20)의 제1 DAI(24)에 공급되게 한다. 이와는 달리, 제2프로세서 모듈(30)이 교환기로부터 탈장되었을 경우에 제1프로세서 모듈(20)의 제1 DAI(24)에는 제2프로세서 모듈(30)이 탈장되었음을 나타내는 "1"의 논리값의 제2착탈상태신호(Bbdoff)가 공급되게 된다. 또한, 제2 DAI(34)는 제2프로세서(32)가 세트한 "0" 또는 "1"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)를 제2모드라인(33)을 통해 제1 DAI(24)에 공급하게 된다. 나아가, 제2 DAI(34)는 제1 DAI(24)로부터 제1모드라인(23)을 경유하여 입력되는 제1디바이스 버스 선택신호(BDBSELO)와 제1상태라인(21)로부터의 제1착탈상태신호(Abdoff)를 제2프로세서(32)쪽으로 전송한다. 제2프로세서(32)는 제2 DAI(34)로부터의 제1착탈상태신호(Abdoff)의 논리값이 "0"인가를 검사하여 제1프로세서 모듈(20)이 실장 또는 탈장되어 있는가를 판단하게 된다. 이때, 제1착탈상태신호(Abdoff)가 "1"의 논리값을 가지면, 즉 제1프로세서 모듈(20)이 탈장되어 있는 경우에 제2프로세서(32)는 제2 DAI(34) 내의 레지스터들중 어느 하나에 할당되어진 모드선택플래그를 "0"로 세트함으로써 "0"의 논리값을 가지는 제1디바이스 버스 선택신호(ADBSELO)와는 동일한 "0"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)가 제2 DAI(34)에서 발생되게 한다. 이와 더불어, 제2프로세서(32)는 제2 DAI(34) 및 제2 DA-BUS(13)을 경유하여 디바이스(10)를 제어하는 활성 모드(Active Mode)로 진입하게 된다. 이와는 달리, 제1착탈상태신호(Bbdoff)가 "0"의 논리값을 가지면, 즉 제1프로세서 모듈(20)이 실장되어 있는 경우에 제2프로세서(32)는 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)들의 논리값이 동일한가에 따라 활성모드(Active Mode) 또는 대기모드(Stand-by Mode)로 진입하게 된다. 이를 상세히 하면, 제2프로세서(22)는 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값이 다르면 대기모드로 진입하는 반면, 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값이 같으면 활성모드로 진입하게 된다.
또한, 디바이스(10)에는 제1 및 제2 DA-BUS들(11,13)에 각각 접속되어진 제1 및 제2버스(12,14)와, 이들 버퍼들(12,14)를 상호 보완적으로 구동하기 위하여 익스클루시브 오아(Exclusive OR, 이하 "EOX OR"라 함) 게이트(16) 및 인버터(18)가 포함되어 있다. EOX OR 게이트(16)는 제1 및 제2모드라인(23,33)으로부터의 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)를 익스클루시브 연산함으로써 활성 선택신호(ACTSEL)를 발생하게 된다. 이 활성 선택신호(ACTSEL)는 도 2에서와 같이 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값이 같으면 "0"의 논리값을 그리고 양 디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값이 다르면 "1"의 논리값을 가지게 된다. 이 활성 선택신호(ACTSEL)에 응답하는 제2버퍼(14)는 활성 선택신호(ACTSEL)가 "0"의 논리값을 가지는 기간동안 인에이블(Enable)되어 제2 DA-BUS(13)와 디바이스(10)와의 양방향 데이터 통신을 수행하게 된다. 이 때, 제1프로세서(22)는 대기모드에 있게 되고 제2프로세서(32)는 활성모드에 있게 된다. 인버터(18)는 EOX-OR 게이트(16)로부터의 활성 선택신호(ACTSEL)를 반전시키고 그 반전되어진 활성 선택신호를 제1버퍼(12)의 인에이블단자(/EN)에 공급하게 된다. 제1버퍼(12)는 인버터(18)로부터의 반전되어진 활성 선택신호(ACTSEL)가 "0"의 논리값을 가지는 기간동안 인에이블되어 제1 DA-BUS(11)와 디바이스(10)간의 양방향 데이터 통신을 수행하게 된다. 이 때, 제1프로세서(22)는 활성모드에 있게 되고 그리고 제2프로세서(32)는 대기모드에 있게 된다. 결과적으로, 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)의 논리값에 따라 활성 선택신호(ACTSEL)와 논리값과 제1 및 제2프로세서(22,32)의 구동모드는 표 1과 같이 변화게 된다.
Figure kpo00001
이상과 같은 종래의 프로세서 이중화 장치에서는 대기모드에 있는 프로세서 모듈이 탈장되거나 또는 그 모듈에 전원공급이 중단될 경우 순간적으로 디바이스 버스 선택신호(BDBSELO)의 논리값이 변동되게 된다. 이로 인하여, 활성모드에 있는 프로세서 모듈이 대기모드로 진입하게 되고 아울러 DA-BUS가 불통되게 된다. 예를 들어, 제1 및 제2디바이스 버스 선택신호(ADBSELO,BDBSELO)가 도 2에서와 같이 "1"과 "0"의 논리값을 각각 가지는 상태, 즉 제1프로세서(22)가 활성모드에 그리고 제2프로세서(32)가 대기모드에 있는 상태에서 제2프로세서 모듈(20)이 탈장되면, 제2디바이스 버스 선택신호(BDBSELO)의 논리값이 "0"에서 "1"로 변화게 됨과 아울러 활성 선택신호(ACTSEL)의 논리값이 "1"에서 "0"으로 변화게 된다. 이 때, 제1 DA-BUS(11)이 불통되는 반면에 탈장되어진 제2프로세서 모듈(30)와 분리되어진 제2 DA-BUS(13)가 개통되게 된다. 이 결과, 양 DA-BUS(11,13) 중 어느 쪽에도 데이터가 전송되지 않게 된다. 이러한 데이터의 불통상태는 제1프로세서(22)가 "0"의 논리값에서 "1"의 논리값으로 변한 제2착탈상태신호(Bbdoff)에 의해 제2프로세서 모듈(30)이 탈장되었음을 인식하여 제1디바이스 버스 선택신호(ADBSELO)의 논리값을 도 2에서와 같이 "0"으로 변경시킬 때까지 지속되게 된다. 제1디바이스 버스 선택신호(ADBSELO)가 "0"의 논리값을 가지게 되면, 활성 선택신호(ACTSEL)가 "1"의 논리값을 가지게 됨과 아울러 제2 DA-BUS(13) 대신 제1 DA-BUS(11)가 개통되게 된다. 이 결과, 제1프로세서(22)의 구동모드가 활성모드로 전환되게 되고 제1 DA-BUS(11)를 통해 데이터가 전송되게 된다. 이와 같이, 종래의 프로세서 이중화 장치에서는 대기모드에 있는 프로세서 모듈이 탈장되거나 또는 그 모듈에 전원공급이 중단될 경우 일정기간동안 디바이스의 제어가 중단될 수밖에 없었다.
따라서, 본 발명의 목적은 디바이스의 제어가 일시적으로 중단되지 않게 할 수 있는 교환기의 프로세서 이중화 장치를 제공함에 있다.
도 1은 종래의 교환기의 프로세서 이중화 장치를 개략적으로 도시하는 도면.
도 2는 대기모드의 제2프로세서 모듈이 탈장될 때 도 1에 도시된 프로세서 이중화 장치의 각부분에 대한 출력 파형도.
도 3는 본 발명의 실시예에 교환기의 프로세서 이중화 장치를 개략적으로 도시하는 도면.
도 4는 대기모드의 제2프로세서 모듈이 탈장될 때에 도 3에 도시된 프로세서 이중화 장치의 각부분에 대한 출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10, 40 : 디바이스 12, 42 : 제1버퍼
14, 24 : 제2버퍼 16, 56 : EOX-OR 게이트
18 : 인버터 20, 50 : 제1프로세서 모듈
22, 52 : 제1프로세서 24, 54 : 제1DAI
30, 60 : 제2프로세서 모듈 32, 62 : 제2프로세서
34, 64 : 제2DAT 58, 68 : 제1 및 제2NOR 게이트
66 : EOX-NOR 게이트
상기 목적을 달성하기 위하여, 본 발명에 따른 교환기의 프로세서 이중화 장치는 디바이스와의 통신수행여부에 따라 활성모드와 대기모드 중 어느 한 상태로 동작하는 제1프로세서와, 제2착탈상태신호와 제2모드선택신호에 응답하여 제1프로세서와 디바이스 사이의 데이터 통신을 중계하기 위한 제1중계기가 포함된 제1프로세서 모듈과; 디바이스와의 통신여부에 따라 활성모드와 대기모드 중 어느 한 상태로 동작하는 제2프로세서와, 제1착탈상태신호와 제1모드선택신호에 응답하여 제2프로세서와 디바이스 사이의 데이터 통신을 중계하기 위한 제2중계기가 포함된 제2프로세서 모듈과; 교환기에 대한 제1프로세서 모듈의 탈장여부에 따라 제1중계기와 기저전압원에 접속 및 절체되어 교환기에 대한 제1프로세서 모듈의 탈장여부를 지시하는 제2착탈상태신호를 제1중계기에 공급하기 위한 제1상태라인과; 교환기에 대한 제2프로세서 모듈의 탈장여부에 따라 제2중계기와 기저전압원에 접속 및 절체되어 제2프로세서 모듈의 탈장여부를 지시하는 제1착탈상태신호를 제2중계기에 공급하기 위한 제2상태라인과; 교환기에 대한 제1프로세서 모듈의 탈장여부와 제1프로세서 모듈의 전원공급 중단여부를 지시하는 제1모드선택 신호를 제2중계기에 공급하기 위한 제1모드라인과; 교환기에 대한 제2프로세서 모듈의 탈장여부와 제2프로세서 모듈의 전원공급 중단여부를 지시하는 제2모드선택신호를 제1중계기에 공급하기 위한 제2모드라인과; 제1 및 제2모드선택신호와 제2착탈상태신호를 논리 연산하여 제2프로세서 모듈이 교환기로부터 탈장되어진 기간과 제2프로세서 모듈이 교환기에 장착되어 있더라도 제1프로세서가 활성모드에 있는 기간을 지시하는 제1제어신호를 발생하는 제1논리연산기와; 제1 및 제2모드선택신호와 제1착탈상태신호를 논리 연산하여 제1프로세서 모듈이 교환기로부터 탈장되어진 기간과 제1프로세서 모듈이 교환기에 장착되어 있더라도 제2프로세서가 활성모드에 있는 기간을 지시하는 제2제어신호를 발생하는 제1논리연산기와; 제1제어신호에 응답하여 제1중계기와 디바이스 사이의 데이터 전송을 중계하기 위한 제1버퍼와; 제2제어신호에 응답하여 제2중계기와 디바이스 사이의 데이터 전송을 중계하기 위한 제2버퍼를 구비한다.
상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 다음의 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예를 첨부한 도 3 및 도 4를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시에에 따른 교환기의 프로세서 이중화 장치를 개략적으로 도시한다.
도 3을 참조하면, 프로세서 이중화 장치에는 제1 DA-BUS(41)에 의하여 디바이스(40)에 접속되어진 제1프로세서 모듈(50)과, 제2 DA-BUS(43)에 의해 디바이스(40)에 접속되어진 제2프로세서 모듈(60)이 포함되어 있다. 디바이스(40)는 제1 DA-BUS(41)와 내부 디바이스 버스(Interal Device Bus, 이하 "ID-BUS"라 함)(45)사이에 접속되어진 제1버퍼(42)와, 제2 DA-BUS(43)와 ID-BUS(45) 사이에 접속되어진 제2버퍼(44)를 구비한다. 제1버퍼(42)는 제1버스 인에이블 라인(47)으로부터 자신의 인에이블 단자(/EN)에 "0"의 논리값을 가지는 제1활성 선택신호(ACTSEL1)이 인가되는 동안 제1 DA-BUS(41)와 ID-BUS(45) 간의 양방향 데이터 통신을 수행하게 된다. 비슷하게, 제2버퍼(44)는 제2버스 인에이블 라인(49)으로부터 자신의 인에이블 단자(/EN)에 "0"의 논리값을 가지는 제2활성 선택신호(ACTSEL2)이 인가되는 동안 제2 DA-BUS(43)와 ID-BUS(45) 간의 양방향 데이터 통신을 수행하게 된다.
제1프로세서 모듈(50)에는 제1프로세서(52)와 제1 DA-BUS(41)간의 통신을 중계하는 제1 DAI(54)와, 제1 및 제2모드라인(53,63)으로부터의 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)를 입력하는 EOX-OR 게이트(56)와, 제2상태라인(61)으로부터의 제2착탈상태신호(Bbdoff)를 입력하는 제1 NOR 게이트(58)가 포함되어 있다. 이렇게 구성되어진 제1프로세서 모듈(50)은 교환기에 착탈 가능하게 제작되게 되고 아울러 교환기에 실장될 때 제1프로세서 모듈(50)은 제1 DA-BUS(41), 제1버스 인에이블 라인(47), 제1 및 제2상태라인(51,61), 제1 및 제2모드라인(53,63)에 접속되게 된다. 이들 제1버스 인에이블 라인(47), 제1상태라인(51), 제1모드라인(53)은 제1프로세서 모듈(50)이 탈장되거나 제1프로세서모듈(50)에 전원공급이 중단될 경우에 모두 "1"의 논리값을 가지게 된다. 제1프로세서 모듈(50)은 교환기에 실장되었을 경우에 제1상태라인(51)을 기저전압원(GND)에 접속시킴으로써 자신이 실장되었음을 지시하는 "0"의 논리값의 제1착탈상태신호(Abdoff)가 제1상태라인(51)에 나타나게 한다. 이와는 달리, 제1프로세서 모듈(50)이 탈장되었을 경우에 제1상태라인(51)에는 제1프로세서 모듈(50)이 탈장되었음을 나타내는 "1"의 논리값의 제1착탈상태신호(Abdoff)가 나타나게 된다. 제1 DAI(54)는 제1프로세서(52)가 지정한 "0" 또는 "1"의 논리값을 가지는 제1디바이스 버스 선택신호(ADBSELO)를 제1모드라인(53)에 공급하게 된다. 또한, 제1 DAI(54)는 제2모드라인(63)으로부터의 제2디바이스 버스 선택신호(BDBSELO)와 제2상태라인(61)으로부터의 제2착탈상태신호(Bbdoff)를 제1프로세서(52)쪽으로 전송한다. 제1프로세서(52)는 제1 DAI(54)로부터의 제2착탈상태신호(Bbdoff)의 논리값이 "0"인가를 검사하여 제2프로세서 모듈(60)이 실장 또는 탈장되어 있는가를 판단하게 된다. 이 때, 제2착탈상태신호(Bbdoff)가 "1"의 논리값을 가지면, 즉 제2프로세서 모듈(60)이 탈장되어 있는 경우에 제1프로세서(52)는 제1 DAT(54) 내의 레지스터들중 어느 하나에 할당되어진 모드선택플래그를 "0"로 세트함으로써 "1"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)와는 다른 "0"의 논리값을 가지는 제1디바이스 버스 선택신호(ADBSELO)가 제1 DAI(54)에서 발생되게 한다. 이와 더불어, 제1프로세서(52)는 제1 DAI(54), 제1 DA-BUS(41), 제1버퍼(42) 및 ID-BUS(45)를 경우하여 디바이스(40)를 제어하는 활성 모드(Active Mode)로 진입하게 된다. 이와는 달리, 제2착탈상태신호(Bbdoff)가 "1"의 논리값을 가지면, 즉 제2프로세서 모듈(60)이 실장되어 있는 경우에 제1프로세서(52)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)들의 논리값이 동일 한가에 따라 활성모드(Active Mode) 또는 대기모드(Stand-Mode)로 진입하게 된다. 이를 상세히 하면, 제1프로세서(52)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 다르면 활성모드로 진입하는 반면, 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 같으면 대기모드로 진입하게 된다. EOX-OR 게이트(56)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)를 EOX-OR 연산함으로써 양 디바의스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 다른 경우에만 "1"의 논리값을 가지는 논리신호를 발생하게 된다. 제1NOR 게이트(58)은 EOX-OR 게이트(56)로부터의 논리신호와 제2상태라인(61)으로부터의 제2착탈 상태신호(Bbdoff)를 NOR 연산함으로써 제1활성 선택신호(ACTSEL1)가 제1버스 인에이블 라인(47)에 발생되게 한다. 제1NOR 게이트(58)에서 발생되는 제1활성선택신호(ACTSEL1)는 제2착탈 상태신호(Bbdoff)가 "1"의 논리값을 가지는 경우, 즉 제2프로세서 모듈(60)이 교환기로부터 탈장되어진 경우에 "0"의 논리값을 가지게 된다. 이와 더불어, 제1활성 선택신호(ACTSEL1)는 제2착탈 선택신호(Bbdoff)가 "1"의 논리값을 가지더라도 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 다른 경우, 즉 제2프로세서 모듈(60)이 실장되어 있는 상태에서 제1프로세서(52)가 활성무드에 있는 기간동안에도 "0"의 논리값을 가지게 된다. 이러한 제1활성 선택신호(ACTSEL1)에 의하여, 제1버퍼(42)는 제2프로세서 모듈(60)이 교환기에서 제거되어진 기간과 제2프로세서 모듈(60)이 교환기에 장착되어 있더라도 제1프로세서(52)가 활성모드에 있는 기간동안에 제1 DA-BUS(41)와 ID-BUS(45) 간의 양방향 데이터 통신을 수행하게 된다. 이 결과, 제1프로세서(52)가 활성모드에 있는 동안 제2프로세서 모듈(60)이 제거되더라도 제1 DA-BUS(41)와 ID-BUS(45) 간의 양방향 데이터 통신을 일시적 중단 없이 지속적으로 수행하게 된다.
한편, 제2프로세서 모듈(60)은 제2프로세서(62)와 제2 DA-BUS(43)간의 통신을 중계하는 제2 DAI(64)와, 제1 및 제2모드라인(53,63)으로부터의 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)를 입력하는 EOX-NOR 게이트(66)와, 제1상태라인(51)로부터의 제1착탈상태신호(Abdoff)를 입력하는 제2 NOR 게이트(68)를 구비한다. 이렇게 구성되어진 제2프로세서 모듈(60)은 교환기에 착탈 가능하게 제작되게 되고 아울러 교환기에 실장될 때 제2 DA-BUS(43), 제2버스 인에이블 라인(49), 제1 및 제2상태라인(51,61), 제1 및 제2모드라인(53,63)에 접속되게 된다. 이들 제2버스 인에이블 라인(49), 제2상태라인(61), 제2모드라인(63)은 제2프로세서 모듈(60)이 탈장되거나 제2프로세서 모듈(60)에 전원공급이 중단될 경우에 모두 "1"의 논리값을 가지게 된다. 제2프로세서 모듈(60)은 교환기에 실장되었을 경우에 제2상태라인(61)을 기저전압원(GND)에 접속시킴으로써 자신이 실장되었음을 지시하는 "0"의 논리값의 제2착탈상태신호(Bbdoff)가 제2상태라인(61)에 나타나게 한다. 이와는 달리, 제2프로세서 모듈(60)이 탈장되었을 경우에 제2상태라인(61)에는 제2프로세서 모듈(60)이 탈장되었음을 나타내는 "1"의 논리값의 제2착탈상태신호(Bbdoff)가 나타나게 된다. 제2 DAI(64)는 제2프로세서(62)가 지정한 "0" 또는 "1"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)를 제2모드라인(63)에 공급하게 된다. 또한, 제2 DAI(64)는 제1모드라인(53)으로부터의 제1디바이스 버스 선택신호(ADBSELO)와 제1상태라인(51)로부터의 제1착탈 상태신호(Abdoff)를 제2프로세서(62)쪽으로 전송한다. 제2프로세서(62)는 제2 DAI(64)로부터의 제1착탈상태신호(Abdoff)의 논리값이 "0"인가를 검사하여 제1프로세서 모듈(50)이 장착 또는 탈장되어 있는가를 판단하게 된다. 이 때, 제1착탈 상태신호(Abdoff)가 "1"의 논리값을 가지면, 즉 제1프로세서 모듈(50)이 탈장되어 있는 경우에 제2프로세서(62)는 제2 DAI(64) 내의 레지스터들중 어느 하나에 할당 되어진 모드선택플래그를 "1"로 세트함으로써 "1"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)와 동일한 "0"의 논리값을 가지는 제2디바이스 버스 선택신호(BDBSELO)가 제2 DAI(54)에서 발생되게 한다. 이와 더불어, 제2프로세서(62)는 제2 DAI(64), 제2 DA-BUS(43), 제2버퍼(44) 및 ID-BUS(45)를 경유하여 디바이스(40)를 제어하는 활성 모드(Active Mode)로 진입하게 된다. 이와는 달리, 제1착탈상태신호(Abdoff)가 "1"의 논리값을 가지면, 즉 제1프로세서 모듈(50)이 장착되어 있는 경우에 제2프로세서(62)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)들의 논리값이 동일한가에 따라 활성모드(Active Mode) 또는 대기모드(Stand-by Mode)로 진입하게 된다. 이를 상세히 하면, 제2프로세서(62)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 다르면 대기모드로 진입하고 반면에 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 같으면 활성모드로 진입하게 된다. EOX-NOR 게이트(66)는 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)를 EOX-NOR 연산함으로써 양 디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 같은 경우에만 "1"의 논리값을 가지는 논리신호를 발생하게 된다. 제2 NOR 게이트(68)은 EOX-NOR 게이트(66)로부터의 논리신호와 제1상태라인(51)으로부터의 제1착탈 상태신호(ABbdoff)를 NOR 연산함으로써 제2활성 선택신호(ACTSEL2)가 제2버스 인에이블 라인(49)에 발생되게 한다. 제2 NOR 게이트(68)에서 발생되는 제2활성 선택신호(ACTSEL2)는 제1착탈 상태신호(Abdoff)가 "1"의 논리값을 가지는 경우, 즉 제1프로세서 모듈(50)이 교환기로부터 탈장되어진 경우에 "0"의 논리값을 가지게 된다. 이와 더불어, 제2활성 선택신호(ACTSEL2)는 제1착탈 선택신호(Abdoff)가 "0"의 논리값을 가지더라도 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)의 논리값이 같은 경우, 즉 제1프로세서 모듈(50)이 교환기에 장착되어 있는 상태에서 제2프로세서(62)가 활성모드에 있는 기간동안에도 "0"의 논리값을 가지게 된다. 이러한 제2활성 선택신호(ACTSEL2)에 의하여, 제2버퍼(44)는 제1프로세서 모듈(50)이 교환기에서 제거되어진 기간과 제1프로세서 모듈(50)이 교환기에 장착되어 있더라도 제2프로세서(62)가 활성모드에 있는 기간동안에 제2 DA-BUS(43)와 ID-BUS(45) 간의 양방향 데이터 통신을 수행하게 된다. 이 결과, 제2프로세서(62)가 활성모드에 있는 동안 제1프로세서 모듈(50)이 제거되더라도 제2 DA-BUS(43)와 ID-BUS(45) 간의 양방향 데이터 통신을 일시적 중단없이 지속적으로 수행하게 된다.
이와 같이, 제1 및 제2착탈 상태신호(Abdoff,Bbdoff)와 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)가 논리연산됨에 의하여 제1 및 제2활성 선택신호(ACTSEL1, ACTSEL2)는 표 2에서와 같이 제1 및 제2프로세서(52,62)의 구동모드와 항상 일치되는 논리값을 가지게 된다.
Figure kpo00002
이에 따라, 제1 및 제2버퍼(42,44)가 제1 및 제2프로세서 모듈(50,60)의 구동모드들과 정확하게 일치되게 데이터 통신을 수행하게 된다. 이 결과, 대기모드에 있는 프로세서 모듈이 탈장될 때 또는 그 프로세서 모듈에 전원공급이 중단된 때에도 디바이스(40)의 제어가 일시적으로 중단되지 않게 된다.
도 4는 제1프로세서(52)가 활성모드에 있는 상태에서 대기모드에 있는 제2프로세서 모듈(60)이 탈장될 때의 도 3에 도시된 프로세서 이중화 장치의 각 부분에 대한 동작 파형을 도시한다. 도 3에 있어서, 대기모드에 있는 제2프로세서 모듈(60)이 탈장되는 제1시점(t1)에서 제2착탈 선택신호(Bbdoff)가 "0"의 논리값 대신 "1"의 논리값을 가지게 되고 아울러 제2디바이스 버스 선택신호(BDBSELO)도 "0"의 논리값 대신 "1"의 논리값을 가지게 된다. 이 때, 제1활성 선택신호(ACTSEL1)는 "1"의 논리값을 가지는 제1착탈 상태신호(Abdoff)에 의하여 이전의 "0"의 논리값을 그대로 유지하게 되고 제2활성 선택신호(Bbdoff)도 "1"의 논리값을 그대로 유지하게 된다. 이 결고, 제1버퍼(42)는 제1 DS-BUS(41)과 ID-BUS(45)간의 양방향 데이터 통신을 일시적 중단없이 수행하게 된다. 또한, 제1프로세서(52)는 "1"의 논리값을 가지는 제2착탈 선택신호(Bbdoff)에 응답하여 제2시점(t2)에서 제1디바이스 버스 선택신호(ADBSELO)의 논리값을 "0"으로 변화시키게 된다.
상술한 바와 같이, 본 발명의 실시예에 따른 교환기의 프로세서 이중화 장치에서는 제1 및 제2착탈 상태신호(Abdoff,Bbdoff)와 제1 및 제2디바이스 버스 선택신호(ADBSELO, BDBSELO)가 논리연산됨에 의하여 제1 및 제2활성 선택신호(ACTSEL1,ACTSEL2)는 제1 및 제2프로세서(52,62)의 구동모드와 항상 일치되는 논리값을 가지게 된다. 이에 따라, 제1 및 제2버퍼(42,44)가 제1 및 제2프로세서 모듈(50,60)의 구동모드들과 정확하게 일치되게 데이터 통신을 후행하게 된다. 이 결과, 본 발명의 실시예에 따른 교환기의 프로세서 이중화 장치에서는 대기모드에 있는 프로세서 모듈이 탈장될 때 또는 그 프로세서 모듈에 전원공급이 중단된 때에도 디바이스(40)의 제어가 일시적으로 중단되지 않게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 버위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (1)

  1. 디바이스와의 통신수행여부에 따라 활성모드와 대기모드 중 어느 한 상태로 동작하는 제1프로세서와, 제2착탈상태신호와 제2모드선택신호에 응답하여 상기 제1프로세서와 상기 디바이스 사이의 데이터 통신을 중계하기 위한 제1중계기가 포함된 제1프로세서 모듈과;
    상기 디바이스와의 통신여부에 따라 상기 활성모드와 상기 대기모드 중 어느한 상태로 동작하는 제2프로세서와, 제1착탈상태신호와 제1모드선택신호에 응답하여 제2프로세서와 상기 디바이스 사이의 데이터 통신을 중계하기 위한 제2중계기가 포함된 제2프로세서 모듈과;
    교환기에 대한 상기 제1프로세서 모듈의 탈장여부에 따라 상기 제1중계기와 기저전압원에 접속 및 절체되어 상기 교환기에 대한 상기 제1프로세서 모듈의 탈장여부를 지지하는 제2착탈상태신호를 상기 제1중게기에 공급하기 위한 제1상태라인과;
    상기 교환기에 대한 상기 제2프로세서 모듈의 탈장여부에 따라 상기 제2중계기와 상기 기저전압원에 접속 및 절체되어 상기 제2프로세서 모듈의 탈장여부를 지시하는 제1착탈상태신호를 상기 제2중계기에 공급하기 위하 제2상태라인과;
    상기 교환기에 대한 상기 제1프로세서 모듈의 탈장여부와 상기 제1프로세서 모듈의 전원공급서 모듈의 전원공급 중단여부를 지시하는 제1모드선택신호를 상기 제2중계기에 공급하기 위한 제1모드라인과;
    상기 교환기에 대한 상기 제2프로세서 모듈의 탈장여부와 상기 제2프로세서 모듈의 전원공급 중단여부를 지시하는 제2모드선택신호를 상기 제1중계기에 공급하기 위한 제2모드라인과;
    상기 제1 및 제2모드선택신호와 상기 제2착탈상태신호를 논리 연산하여 상기 제2프로세서 모듈이 상기 교환기로부터 탈장되어진 기간과 상기 제2프로세서 모듈이 교환기에 장착되어 있더라도 제1프로세서가 상기 활성모드에 있는 기간을 지시하는 제1제어신호를 발생하는 제1논리연산기와;
    상기 제1 및 제2모드선택신호와 상기 제1착탈상태신호를 논리 연산하여 상기 제1프로세서 모듈이 상기 교환기로부터 탈장되어진 기간과 상기 제1프로세서 모듈이 교환기에 장착되어 있더라도 제2프로세서가 상기 활성모드에 있는 기간을 지시하는 제2제어신호를 발생하는 제1논리연산기와;
    상기 제1제어신호에 응답하여 상기 제1중계기와 상기 디바이스 사이의 데이터 전송을 중계하기 위한 제1버퍼와;
    상기 제2제어신호에 응답하여 상기 제2중계기와 상기 디바이스 사이의 데이터 전송을 중계하기 위한 제2버퍼를 구비하는 것을 특징으로 하는 프로세서 이중화 장치.
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