JPH0251950A - 電子交換機二重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子又換機二厘化方式、特に加入者回路やトラ
ンク回路等を制御する周辺プロセッサに対するメインプ
ロセッサ及びメモリを、現用系と〔従来の技術〕 従来、この種の電子′５！換機二重化万式は、第２図に
示すように、メインプロセッサ、メモリおよびメモリ制
御回路が二重化され、制御インタフェース２４を介して
、複数の周辺プロセッサ２２゜２３を制御している。

第１のメインプロセッサｌｆｌ、第１のプロセッサバス
１１を介して第１のメモリ制御回路８及び制御インタ７
エイス２４に接続され、ま九メインプロセッサ１の異常
を監視するアラームリード４全介してアラーム監視回路
３に接続される。

メモリ制御回路８は第２のメモリ制御回路９とメモリ制
御バス１０を介して接続され、″ｌ！几メセメモリバス
１３して第１のメモリ１５と接続式れる。

一万、第２のメインプロセッサ２は、第２のプロセッサ
バス１２金弁じてメモリ制御回路９と制御インタ７エイ
ス２４に接続きれ、ま之メインプロセッサ２の異常を監
視するアラームリード５を介してアラーム監視回路３に
接続される。メモリ制御回路９はメモリバス１４を介し
て第２のメモリ１６と接続される。

制御インタ７エイス２４は、制御バス１９をブｒして、
第１のライン・トランク回路２０を制御する周辺プロセ
ッサ２２と接続される一万、ｇｎ＊目のライン・トラン
ク回路２１を制御する周辺プロセッサ２３とも同様に接
続する構成となっている。

現用メインプロセッサがメインプロセッサ１であるｆａ
＆、メインプロセッサ１ば、メモリ１５を利用しながら
、制御インタ７エイス２４を介してライン・トランク回
路２０．２１に含１れる周辺プロセッサ２２．２３と制
御情報をやりとシする。

メインプロセッサ１がメモリ１５に誓き込みをする際に
、メモリ制御バス１０を介してメモリ制御回路９と制御
信号を授受し、さらにメモリ１５に書き込むデータと同
様な内容をメモリ１６にも誉き込む。

一万、メインプロセッサ１がメモリ１５からデータを読
み出す際に、メモリ制御バス１０を介してメモリ制御回
路９と制御信号を授受し、メモリ１６からもデータを読
み出し、メモリ制御回路８でメモリ１５とメモリ１６の
データを比較し、不一致でろればアラームを出す。

アラーム監視回路３はメインプロセッサ１とメインプロ
セッサ２のアラームを監視し、現用メインプロセッサに
異常があった場合には、現用と予備の切り替えを二嵐化
制御リード６．７で実行する。

従って、現用メインプロセッサが異常となり之場合には
、既に予備メモリが現用メモリと同様な内容となってい
るのでメインプロセッサの現用予備切替に１勺、予備メ
インプロセッサは即時Ｖ（現用状態となシ呼処理を開始
することができる。

〔発明が解決しようとする問題点〕

上述した従来万式は、アラーム監視回路によシ、現用メ
インフロセッサの異常を監視できるが、予備メインプロ
セッサが予備メモリ及びフィン・トランク回路を制御で
きるか否かを胸倉する方法が考慮されていない為、現用
・予備の父互使用をする運用時にメインプロセッサの現
用と予備の切り替えを行う九後、呼処理が王宮に実行さ
れない場合がお９、信頼註上頁大な欠点があった。

〔問題点を解決する几めの手段〕

本発明の電子ズ換機二菫化万式は、メインプロセッサと
これに付随するメモリが現用系と予備系とで二重化ｍ成
され、正常状態にお込て現用系と予備系とが周期的に切
り替え使用されるような電子父供機二重化方式において
、 メインプロセッサと周辺プロセッサとの間に谷メインプ
ロセッサに対応して制御インタフェイス回路金設置し、 正常状態における現用系と予備系の切替時に、現用系の
メインプロセッサは、現用系の制御インクフェイス回路
を弁して予備系の制御インタフェイス回路にコマンド分
与えて、予備系のメインプロセッサが切替後に正常な呼
処理を行なうことができる否かを調べるようにしｔこと
を特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実適例を示すブロック因である。

；ｇ１図において、４１のメインプロセッサ１は第１の
プロセッサバス１１を介して第１のメモリ制御回路８及
びｇｌの制御インタフェイス１７に接続され、メインプ
ロセッサ１の異常を監視するアラームリード４を介して
アラーム監視回路３に接続される。

メモリ制御回路８は第２のメモリ制御回路９とメモリ制
御バス１０を介して接続てれ、またメモリパス１３′５
ｒ：介して第１のメモリ１５と接続される。

−万、第２のメインプロセッサ２は、第２のプロセッサ
バス１２を介してメモリ制御回路９と第２の制御インタ
フェイス１８に接続され、またメインプロセッサ２の異
常を監視するアラームリード５を介してアラーム監視回
路３に接続される。

メモリ制御回路９はメモリバス１４を介して第２のメモ
リ１６と接続する。

制御インタ７エイス１７は制御バス１９を介して制御イ
ンタ７エイス１８と接続され、これら制御インタフェイ
ス１７，１８はＭｌの２イン・トランク回路２０を制御
する周辺プロセッサ２２と接続される一万、第ｎ＃ｒ目
のライン・トランク回路２１を制御する周辺プロセッサ
２３とも−１同様に接続される構成となっている。

現用プロセッサがメインプロセッサ１である場合、メイ
ンプロセッサｌｄ、メモリ１５を利用しながら、制御イ
ンタ７エイス１１を弁してライン・トランク回路に含ま
れる周辺プロセッサと制御情報のやりとりをする。

メモリ１５に書き込みをする際に、メモリ制御バス１０
全オし−ごメモリ８７ＩｌＯｉＩＪ回路９と制御イさ号
を授受し、ざらにメモリ１５に誓き込むデータと同様な
内容ｔメモリ１６に誓き込む。

−万、メインプロセッサ１がメモリ１５からデータを読
み出す後にメモリ制御バス１０を弁してメモリ制御回路
９と制御信号を授受し、メモリ１６からもデータを読み
出し、メモリ制御回路８でメモリ１５とメモリ１６のデ
ータ金比較し、不一致がろればアラームを出丁。

アラーム監視回路３はメインプロセッサ１とメインプロ
セッサ２のアラームを公視し、現用メインプロセッサに
異常があっ之場合には、現用と予備の切り替え全二重化
制御リード６．７で実行する。

このように、メモリ１５とメモリ１６には正常時には全
く同様のデータが記憶されておシ、メインプロセッサｌ
からメインプロセフｔ２へ現用系金切り替えてもメイン
プロセッサ２ｒｔ呼処理を実行することができる。

さて、以上のよりに二亘化され九電子又換機にｐいては
、異常発生とは無関係に、現用・予備を周期的に切り替
えて父互に使用する。制御イソメフェイス１フ￥′１制
御バス１９を介して制御インタフェイス１８と接続され
、制御バス１９はライン・トランク回路内の周辺プロセ
ッサも共用構成をとっているが、上述のような現用・予
備メインプロセッサ切）替え前に現用メインプロセッサ
から予備メインプロセッサに対して制御バス１９を介し
て正常性を確認することができる。

即ち、メインプロセッサ１から制御インタフェイス１７
を制御バス１９と制御インタ７エイス１８を介してメイ
ンプロセッサ２に対してメモリ１６からデータ全読み出
丁友めのコマンドを出し、メインプロセッサ２は読み出
したデータを制御インタ７エイス１８と制御バス１９と
第１の制御インタフェイス１７ｔ−介して、メインプロ
セッサ１へ伝達する。

メインプロセッサ１は第１のメモリ１５からデータを読
み出し、メインプロセッサ２から送られてき几データを
照合する。データ照合不一致が発生した場合、まｆ／：
、はメインプロセッサ２からデータの返送がなかっ＊Ｓ
合には、メインプロセッサ１からメインプロセッサ２へ
の現用・予備切り替えを実行せず、メインプロセッサ１
が現用のまま呼処理を継続する。

これは以下の理由によるものである。メインプロセッサ
１が正常に呼処理を実行している場合、プロセッサバス
１１．メモリ制御回路８．メモリ１５、制御インタフェ
イス１７．制御バス１９は異常なく動作していることを
確認されている。メインプロセッサ２からデータの返送
がなかつ念場合、ま之はデータ照合不一致があっ之場合
には、メインプロセッサ２からメモリ１６が読むことが
できないか、プロセッサバス１２が異常か、制御インタ
フェイス１８が異常であると考えられる。

いずれの故障であってもメインプロセッサ２は呼処理を
実行することができない之め、現用であるメインプロセ
ッサ１からメインプロセッサ２への切り替えを実行中止
する。

従って本方式は、従来の方式の欠点であっｔメインプロ
セッサ現用・予備切り替え後の現用メインプロセッサ呼
処理冥行不艮を切り替え前に未然に発見できる。

〔発明の効果〕

以上に説明したように本発明は、ライン・トランク回路
を制御するための制御インタ７エイスをメインプロセッ
サ対応に二重化＃４成し、正常状態でメインプロセッサ
の現用・予備切り替えを実行する前ＫＭ用メインプロセ
ッサが制御インタ７エイスを介して予備メインプロセッ
サが呼処理を実行できるかどうか確認することにより、
現用・予備メインプロセッサ切り替え後の現用メインプ
ロセッサの呼処理実行不艮金未然に発見でき、システム
の二重化構成の信頼性を向上することができる。

ライン・トランク回路、３・・・・・・アラーム監視回
路、２２．２３・・・・・・周辺プロセッサ、４，５・
・・・・・アラームリード、６，７・・・・・・二重化
制御リード、８゜９・・・・・・メモリ制御回路、１０
・・・・・・メモリ制御バス、１１．１２・川・・プロ
セッサバス、１３，１４・・・・・・メモリハス、１５
．１６・・・・・・メモリ、１７，１８゜２４・・・・
−・制御インタフェイス、１９・・・・・・制御バス。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

第１８ｚＪは本発明の一実施例を示すブロック図、第２
図は従来例を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 メインプロセッサとこれに付随するメモリが現用系と予
   備系とで二重化構成され、正常状態において前記現用系
   と予備系とが周期的に切り替え使用されるような電子交
   換機二重化方式において、前記メインプロセッサと周辺
   プロセッサとの間に各メインプロセッサに対応して制御
   インタフェイス回路を設置し、 正常状態における前記現用系と予備系の切替時に、現用
   系のメインプロセッサは、現用系の前記制御インタフェ
   イス回路を介して予備系の前記制御インタフェイス回路
   にコマンドを与えて、前記予備系のメインプロセッサが
   前記切替後に正常な呼処理を行なうことができる否かを
   調べるようにしたことを特徴とする電子交換機二重化方
   式。