JPH0362343B2 - - Google Patents
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- Publication number
- JPH0362343B2 JPH0362343B2 JP60138324A JP13832485A JPH0362343B2 JP H0362343 B2 JPH0362343 B2 JP H0362343B2 JP 60138324 A JP60138324 A JP 60138324A JP 13832485 A JP13832485 A JP 13832485A JP H0362343 B2 JPH0362343 B2 JP H0362343B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- access circuit
- processor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Exchange Systems With Centralized Control (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】
〔概要〕
両系のバスに夫々バスモニタ／バスアクセス回
路を接続し、且つ両バスモニタ／バスアクセス回
路を相互に接続して常時運転中の系のメモリに対
する書込みデータを読み取つて予備系のメモリに
書き込むことにより系切り替え時のデータ転送量
を軽減して切り替え時間の短縮を計る。
路を接続し、且つ両バスモニタ／バスアクセス回
路を相互に接続して常時運転中の系のメモリに対
する書込みデータを読み取つて予備系のメモリに
書き込むことにより系切り替え時のデータ転送量
を軽減して切り替え時間の短縮を計る。
本発明はプロセツサを使用し而も二重化された
装置の系切替方式に関するものである。
装置の系切替方式に関するものである。
従来プロセツサを使用し而も二重化された装置
に於いては現用系の故障発生により予備系へ切り
替える場合、其の切り替え時間が長くなつてサー
ビスを低下させると云う問題があり、此の為より
短い時間で切り替えが行える方式の開発が強く望
まれていた。
に於いては現用系の故障発生により予備系へ切り
替える場合、其の切り替え時間が長くなつてサー
ビスを低下させると云う問題があり、此の為より
短い時間で切り替えが行える方式の開発が強く望
まれていた。
従来プロセツサを使用した装置で而も信頼性を
要求される場合には障害時若しくは保守時にも其
の機能を停止することなく運転出来る様に二重化
構成を採つている。
要求される場合には障害時若しくは保守時にも其
の機能を停止することなく運転出来る様に二重化
構成を採つている。
第３図は従来の二重化装置の一構成例を示す図
である。
である。
図中、１0は０系のプロセツサ、２0は０系のメ
モリ、３0は０系の入出力装置、４0は０系のバ
ス、１1は１系のプロセツサ、２1は１系のメモ
リ、３1は１系の入出力装置、４1は１系のバスで
ある。
モリ、３0は０系の入出力装置、４0は０系のバ
ス、１1は１系のプロセツサ、２1は１系のメモ
リ、３1は１系の入出力装置、４1は１系のバスで
ある。
今例えば０系が運転中（ACT）であり、１系
が予備状態（SBY）であるとする。此の時０系
に障害が発生した場合、若しくは０系の保守を行
う場合には１系を運転状態とし、而も処理を中断
することなく０系から１系へ運転状態を移行する
ことが必要となる。
が予備状態（SBY）であるとする。此の時０系
に障害が発生した場合、若しくは０系の保守を行
う場合には１系を運転状態とし、而も処理を中断
することなく０系から１系へ運転状態を移行する
ことが必要となる。
第４図は従来の二重化装置切替方式の一例を示
す図である。
す図である。
図に於いて、５0は０系の入出力インタフエイ
ス装置、５1は１系の入出力インタフエイス装置
である。
ス装置、５1は１系の入出力インタフエイス装置
である。
第４図に於いては０系の入出力インタフエイス
装置５0と１系の入出力インタフエイス装置５1が
接続される。
装置５0と１系の入出力インタフエイス装置５1が
接続される。
例えば０系による運転状態から１系による運転
状態へ移行する時、０系と１系間の上記接続回路
を使用して０系のメモリ２0のメモリ内容、０系
のプロセツサ１0の各レジスタの内容、及び０系
の入出力装置３0の状態等を１系へ転送し、０系
と１系の状態を同一とした後に１系を運転状態と
することにより、外面上の処理は中断なく運転状
態を移行する。
状態へ移行する時、０系と１系間の上記接続回路
を使用して０系のメモリ２0のメモリ内容、０系
のプロセツサ１0の各レジスタの内容、及び０系
の入出力装置３0の状態等を１系へ転送し、０系
と１系の状態を同一とした後に１系を運転状態と
することにより、外面上の処理は中断なく運転状
態を移行する。
然しながら上記従来方式では、運転状態の移行
時に行うメモリ内容の転送に少なからぬ時間を要
し、例えば100Kバイトのメモリ内容を500Kバイ
ト／秒の速度で転送すると0.2秒かかり、此の間
処理は停止すると云う問題点があつた。
時に行うメモリ内容の転送に少なからぬ時間を要
し、例えば100Kバイトのメモリ内容を500Kバイ
ト／秒の速度で転送すると0.2秒かかり、此の間
処理は停止すると云う問題点があつた。
上記問題点は第１図に示す様に、プロセツサ１
０、メモリ２0、入出力装置３0がバス４0を介して
接続されてなる０系と、プロセツサ１1、メモリ
２1、入出力装置３1がバス４1を介して接続され
てなる１系から構成される二重化装置に於いて、
前記０系及び１系のバス４0／４1にそれぞれ接続
されるとともに相互に接続され、自系が運転系で
あるときは自系のバス４0／４1を常時モニタし、
該バス４0／４1を通して自系のメモリ２0／２1に
書き込まれるデータを他系に転送し、自系が予備
系であるときは他系より受信したデータを自系の
バス４0／４1を通して自系のメモリ２0／２1に書
き込むバスモニタ／バスアクセス回路５0／５1を
備え、相互に接続されたバスモニタ／バスアクセ
ス回路を介して運転系のメモリに書き込まれるデ
ータを予備系に転送して予備系のメモリに書き込
むことにより解決される。
０、メモリ２0、入出力装置３0がバス４0を介して
接続されてなる０系と、プロセツサ１1、メモリ
２1、入出力装置３1がバス４1を介して接続され
てなる１系から構成される二重化装置に於いて、
前記０系及び１系のバス４0／４1にそれぞれ接続
されるとともに相互に接続され、自系が運転系で
あるときは自系のバス４0／４1を常時モニタし、
該バス４0／４1を通して自系のメモリ２0／２1に
書き込まれるデータを他系に転送し、自系が予備
系であるときは他系より受信したデータを自系の
バス４0／４1を通して自系のメモリ２0／２1に書
き込むバスモニタ／バスアクセス回路５0／５1を
備え、相互に接続されたバスモニタ／バスアクセ
ス回路を介して運転系のメモリに書き込まれるデ
ータを予備系に転送して予備系のメモリに書き込
むことにより解決される。
本発明に依ると運転中のメモリへ書き込むデー
タを常時モニタして予備系のメモリへ書き込むの
で両メモリの内容は常に同じになる様になつてい
るので運転中の系に障害が発生した時のデータの
転送量は大幅に軽減されて切り替え時間が短くな
ると云う効果が生まれる。
タを常時モニタして予備系のメモリへ書き込むの
で両メモリの内容は常に同じになる様になつてい
るので運転中の系に障害が発生した時のデータの
転送量は大幅に軽減されて切り替え時間が短くな
ると云う効果が生まれる。
第１図は本発明に依る二重化装置切替方式の一
実施例を示す図である。
実施例を示す図である。
第２図は本発明に依る二重化装置切替方式の動
作例を示す図である。
作例を示す図である。
図中、１０0は０系のバスモニタ／バスアクセ
ス回路、１０1は１系のバスモニタ／バスアクセ
ス回路である。
ス回路、１０1は１系のバスモニタ／バスアクセ
ス回路である。
以下図に従つて本発明の詳細を説明する。
バスモニタ／バスアクセス回路１０0及び１０1
は下記の動作を行う回路である。
は下記の動作を行う回路である。
今仮に第２図に示す様に０系が運転状態（運転
系）、１系が予備状態（予備系）であるとする。
此の様な場合バスモニタ／バスアクセス回路１０
０は常時自系のバス４0をモニタしており、若し其
のバス４0がメモリ書込みの為使用された場合に
は、其のアドレス及びデータを受信して系間接続
回路を介して相手系のバスモニタ／バスアクセス
回路１０1へ転送する。
系）、１系が予備状態（予備系）であるとする。
此の様な場合バスモニタ／バスアクセス回路１０
０は常時自系のバス４0をモニタしており、若し其
のバス４0がメモリ書込みの為使用された場合に
は、其のアドレス及びデータを受信して系間接続
回路を介して相手系のバスモニタ／バスアクセス
回路１０1へ転送する。
此の場合相手系のバスモニタ／バスアクセス回
路１０1はバスアクセスとして動作し、０系のバ
スモニタ／バスアクセス回路１０0から転送され
て来たアドレス及びデータを受信し、自系メモリ
２1の対応するアドレスへ受信データを書込む。
路１０1はバスアクセスとして動作し、０系のバ
スモニタ／バスアクセス回路１０0から転送され
て来たアドレス及びデータを受信し、自系メモリ
２1の対応するアドレスへ受信データを書込む。
即ち、０系が運転状態であればバスモニタ／バ
スアクセス回路１０0はバスモニタとして動作し、
バスモニタ／バスアクセス回路１０1はバスアク
セスとして動作する。又１系が運転状態であれば
バスモニタ／バスアクセス回路１０1はバスモニ
タとして動作し、バスモニタ／バスアクセス回路
１０0はバスアクセスとして動作する。
スアクセス回路１０0はバスモニタとして動作し、
バスモニタ／バスアクセス回路１０1はバスアク
セスとして動作する。又１系が運転状態であれば
バスモニタ／バスアクセス回路１０1はバスモニ
タとして動作し、バスモニタ／バスアクセス回路
１０0はバスアクセスとして動作する。
従つて障害発生又は其の他の理由により運転系
を０系から１系へ切替える場合には、０系のメモ
リ２0のメモリ内容を１系のメモリ２1へ改めて転
送する必要はなく、０系のプロセツサ１0の各レ
ジスタの内容のみを１系のプロセツサ１1の各レ
ジスタへ転送するのみで足りる。
を０系から１系へ切替える場合には、０系のメモ
リ２0のメモリ内容を１系のメモリ２1へ改めて転
送する必要はなく、０系のプロセツサ１0の各レ
ジスタの内容のみを１系のプロセツサ１1の各レ
ジスタへ転送するのみで足りる。
以上詳細に説明した様に本発明によれば、運転
状態の移行時に行うメモリ内容の転送時間が大幅
に短縮されると云う大きい効果がある。
状態の移行時に行うメモリ内容の転送時間が大幅
に短縮されると云う大きい効果がある。
第１図は本発明に依る二重化装置切替方式の一
実施例を示す図である。第２図は本発明に依る二
重化装置切替方式の動作例を示す図である。第３
図は従来の二重化装置の一構成例を示す図であ
る。第４図は従来の二重化装置切替方式の一例を
示す図である。尚各図に於いて、 １0は０系のプロセツサ、２0は０系のメモリ、
３0は０系の入出力装置、４0は０系のバス、５0
は０系の入出力インタフエイス装置、１1は１系
のプロセツサ、２1は１系のメモリ、３1は１系の
入出力装置、４1は１系のバス、５1は１系の入出
力インタフエイス装置、１０0は０系のバスモニ
タ／バスアクセス回路、１０1は１系のバスモニ
タ／バスアクセス回路である。
実施例を示す図である。第２図は本発明に依る二
重化装置切替方式の動作例を示す図である。第３
図は従来の二重化装置の一構成例を示す図であ
る。第４図は従来の二重化装置切替方式の一例を
示す図である。尚各図に於いて、 １0は０系のプロセツサ、２0は０系のメモリ、
３0は０系の入出力装置、４0は０系のバス、５0
は０系の入出力インタフエイス装置、１1は１系
のプロセツサ、２1は１系のメモリ、３1は１系の
入出力装置、４1は１系のバス、５1は１系の入出
力インタフエイス装置、１０0は０系のバスモニ
タ／バスアクセス回路、１０1は１系のバスモニ
タ／バスアクセス回路である。
Claims (1)
- 【特許請求の範囲】 １ プロセツサ１0、メモリ２0、入出力装置３0
がバス４0を介して接続されてなる０系と、プロ
セツサ１1、メモリ２1、入出力装置３1がバス４1
を介して接続されてなる１系から構成される二重
化装置に於いて、 前記０系及び１系のバス４0，４1にそれぞれ接
続されるとともに相互に接続され、自系が運転系
であるときは自系のバス４0／４1を常時モニタ
し、該バス４0／４1を通して自系のメモリ２0／
２1に書き込まれるデータを他系に転送し、自系
が予備系であるときは他系より受信したデータを
自系のバス４0／４1を通して自系のメモリ２0／
２1に書き込むバスモニタ／バスアクセス回路５
０／５1を備え、 相互に接続されたバスモニタ／バスアクセス回
路を介して運転系のメモリに書き込まれるデータ
を予備系に転送して予備系のメモリに書き込むこ
とを特徴とする二重化装置切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832485A JPS6210959A (ja) | 1985-06-25 | 1985-06-25 | 二重化装置切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13832485A JPS6210959A (ja) | 1985-06-25 | 1985-06-25 | 二重化装置切替方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6210959A JPS6210959A (ja) | 1987-01-19 |
| JPH0362343B2 true JPH0362343B2 (ja) | 1991-09-25 |
Family
ID=15219241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13832485A Granted JPS6210959A (ja) | 1985-06-25 | 1985-06-25 | 二重化装置切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210959A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214397A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | 呼情報救済方式 |
-
1985
- 1985-06-25 JP JP13832485A patent/JPS6210959A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214397A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | 呼情報救済方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6210959A (ja) | 1987-01-19 |
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