KR960005743B1 - 이중화로 동작하는 프로세서 장치에서 데이타 전송확인 신호 발생 장치 - Google Patents

Abstract

내용 없음.

Description

이중화로 동작하는 프로세서 장치에서 데이타 전송확인 신호 발생 장치

제1도는 본 발명의 이중화로 동작하는 프로세서 장치의 구성도.

제2도는 본 발명에 따른 데이타 전송 확인 신호 발생 장치의 일실시예 구성도.

* 도면의 주요부분에 대한 부호의 설명

100 : 버퍼 101 : 제어신호 발생부

102 : 액티브측 신호 전송부 103 : 제어부

104 : 제어신호 버퍼 105 : 스탠바이측 신호 전송부

본 발명은 TDX-10 전전자 교환기의 프로세서 장치에서 액티브/스탠바이 형태로 동작하는 이중화된 프로세서 장치의 이중화 보드 기능중 액티브측 주프로세서가 액티브측 또는 스탠바이측 메모리 및 I/O 보드의 액세스시 정상적인 수행이 이루어져 CPU가 다음 사이클을 계속 수행할 수 있도록 하는 데이타 전송 확인 신호의 발생 장치에 관한 것이다.

종래에는 이중화 구조를 가진 프로세서 액티브/스탠바이간 데이타의 동일성 유지를 위하여 시스팀 버스 구조를 이중화하여 스탠바이측 메모리의 내용을 액세스하거나 통신용 장치를 사용하여 액티브/스탠바이간 정보의 전달을 이루어지게 구현하였다.

그러나 상기 구조는 액티브/스탠바이간 데이타의 동시 액세스가 불가능하며 메모리나 I/O 보드의 액세스시 데이타의 액세스 속도가 오래 걸리는 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 TDX-10 전전자 교환기에서 프로세서의 이중화 장치가 액티브/스탠바이측의 시스팀 버스를 이중화 보드 제어에 의해 확장되며, 주프로세서 보드가 액티브 및 스탠바이측 메모리 및 I/O 보드를 액세스할 경우 이중화 보드에서 데이타 전송 종료 확인 신호를 스탠바이측으로부터 수신함과 동시에 액티브측으로 전송하여 해당 사이클을 정확하게 종료하고, 다음 사이클을 계속 수행할 수 있어, 스탠바이측 데이타 액세스의 지연 시간을 단축함과 아울러 스탠바이측의 정확한 데이타 액세스가 가능한 데이터 전송확인 신호 발생장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 이중화로 동작하는 프로세서 장치의 데이타 전송 확인 신호 발생장치에 있어서, 스탠바이측 데이타 전송 확인 신호(DTACK-S)를 이중화 시스팀 버스를 통해 수신하여 출력하는 버퍼링 수단; 상기 버퍼링 수단의 출력이나 시스팀 버스로부터 데이타 전송 확인 신호(DTACK-S)를 수신하여 데이타 전송 종료 신호(DTACK-D)를 생성하여 출력하는 제어신호 발생 수단; 상기 제어신호 발생 수단으로부터 데이타 전송 종료 신호를 수신하여 시스팀 버스에 출력하는 액티브측 신호 전송 수단; 주프로세서로부터 데이타 전송 종료 신호가 일정 시간 동안 수신이 되지 않아 시스팀 제어 신호를 수신하여 시스팀 버스 에러 신호와 재시도를 위한 재액세스 신호를 출력하거나, 액티브측 장애시 액세스 에러 신호와 프로그램 카운터를 출력하는 제어 수단; 상기 제어 수단으로부터 시스팀 버스 에러 신호와 재액세스 신호를 수신하면 시스팀 버스를 통해 액티브측 주프로세서로 출력하고, 상기 제어 수단으로부터 액세스 에러 신호와 프로그램 카운터를 수신하면 스탠바이측으로 전송하기 위해 출력하는 제어신호 버퍼링 수단; 및 상기 제어신호 버퍼링 수단의 출력을 입력받아 이중화 시스팀 버스를 통해 스탠바이측에 전송하는 스탠바이측 신호 전송 수단을 구비한 것을 특징으로 한다.

이하, 첨부된 도면 제1도 및 제2도를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

먼저, 제1도는 프로세서 장치의 이중화 구성도로서, 각 장치에 필요한 전원을 정류기로부터 -48V를 공급받아 각 보드에 필요한 전원을 공급하는 DC/DC컨버터 전원 모듈(1, 11), 데이타의 저장 및 처리를 수행하는 주프로세서 보드(2, 22), 프로세서간 통신 및 I/O 보드(Input/Output)의 기능을 제공하는 I/O 보드 보드(3, 33), 이중화의 기능을 수행하는 이중화 보드(4, 44)로 구성되어 액티브와 스탠바이 양측이 동일하게 구성되어 진다.

액티브측과 스탠바이측 각각의 보드는 동일한 내부 구조를 갖으며, 각각의 보드는 시스팀 버스에 정합되어 주프로세서 보드(2, 22)와 통신이 이루어진다. 이는 액티브측 시스팀 버스와 스탠바이측 시스팀 버스는 이중화 보드에 의해 서로 분리 되어져 있으며, 이중화 보드는 시스팀 버스의 확장 기능을 가지도록 설계 되어졌다.

전반적인 동작을 설펴보면, 사용자가 전원을 ON하면 주프로세서 보드(2)의 부터(booter)가 먼저 CPU 및 주변 디바이스를 초기화한 후, 상대측 주프로세서 보드(22)와 서로 통신하여 액티브/스탠바이 상태가 결정되면 액티브 및 스탠바이측 주프로세서 보드(2, 22)는 I/O 보드(3, 33)를 통하여 운영체계(Operation system) 및 사용자의 응용 프로그램(Application Program)을 로딩받아 운영체계의 동작에 필요한 주변 디바이스를 정의된 데이타로 초기화한 후, 액티브측 주프로세서(2)는 운영체계의 이중화 처리루틴 프로그램이 동작하며, 이중화 보드의 이중화 상태에 따라 이중화 동작 모드 형태는 크게 4가지 형태로 이루어 진다.

첫째, 액티브측 메모리의 읽기로서 정상적인 프로그램의 수행인 경우로 대부분을 차지한다.

둘째, 스탠바이측 메모리의 읽기로서 이 경우는 액티브측 메모리의 데이타 스탠바이측 메모리의 데이타를 비교하여 데이타의 일치 여부를 판단하는데 사용되어지는 경우이다.

셋째, 스탠바이측 데이타의 쓰기에 사용되어지는 모드로서 액티브/스탠바이측 데이타의 불일치가 발생할 경우 불일치된 스탠바이측 어드레스를 확인하여 액티브측 데이타를 읽어서 스탠바이측에 데이타를 쓰는 경우이다.

넷째, 액티브/스탠바이의 동시 쓰기로서 액티브측의 운영체계가 액티브측 메모리의 쓰기일 경우 동시에 스탠바이측 메모리에도 동시에 쓰기가 가능한 이중화 모드로서 정상적인 이중화 동작일 경우 데이타의 동시 업데이트를 이루는 경우이다.

제2도는 본 발명의 이중화 보드의 데이타 전송 확인 신호 발생 장치의 블럭 구성도로서, 도면에서 100은 버퍼, 101은 제어신호 발생부, 102는 액티브측 신호 전송부, 103은 제어부, 104는 제어신호 버퍼, 105는 스탠바이측 신호 전송부를 각각 나타낸다.

도면과 같이 구성된 본 발명은 액티브측과 스탠바이측에 같은 형태로 구성된다.

제1도에서와 같이 액티브, 스탠바이의 이중화로 구성되어 액티브측 주프로세서 보드가 액티브측 시스팀 버스에 접속된 메모리 및 I/O 보드등 각종 디바이스를 액세스할 때, 제어신호 발생부(101)는 메모리 및 I/O 보드등 각종 디바이스에서 출력된 전송 확인 신호(DTACK-S)를 시스팀 버스를 통해 수신하여 데이타 전송 종료 신호(DTACK-D)를 생성하여 액티브측 신호 전송부(102)에 출력한다.

액티브측 신호 전송부(102)는 제어신호 발생부(101)로부터 데이타 전송 종료 신호(DTACK-D)를 수신하여 이를 시스팀 버스를 통해 액티브측 주프로세서 보드로 출력하여 액티브측 주프로세서 보드가 이를 수신하여 수행중인 사이클을 종료하고, 다음 사이클을 수행할 수 있도록 한다.

액티브측 주프로세서가 스탠바이측 시스팀 버스에 접속된 메모리 및 각종 디바이스를 액세스할 때, 스탠바이측 메모리 및 각종 디바이스에서 출력된 데이타 전송 확인 신호(DTACK-S)는 이중화 시스팀 버스를 통해 버퍼(100)에 입력되어 제어신호 발생부(101)에 출력된다.

제어신호 발생부(101)는 버퍼(100)로부터 데이타 전송 확인 신호(DTACK-S)를 수신하면 데이타 전송 종료 신호(DTACK-D)를 생성하여 액티브측 신호 전송부(102)에 출력한다.

액티브측 신호 전송부(102)는 제어신호 발생부(101)로부터 데이타 전송 종료 신호(DTACK-D)를 수신하면 이를 시스팀 버스를 통해 액티브측 주프로세서 보드로 출력하여 액티브측 주프로세서 보드가 이를 수신하여 수행중인 사이클을 종료하고, 다음 사이클을 수행할 수 있도록 한다.

주프로세서는 메모리나 각종 디바이스를 액세스 요청후 일정 시간 동안 데이타 전송 종료 신호(DTACK-D)를 수신하지 못하면 시스팀 제어 신호를 제어부(103)에 출력하고, 제어부(103)는 시스팀 버스 에러 신호(BEER-D) 및 재 액세스 신호(RETRY*)를 제어신호 버퍼(104)에 출력한다.

제어신호 버퍼(104)는 제어부(103)로부터 시스팀 버스 에러 신호(BEER-D) 및 재 액세스 신호(RETRY*)를 수신하면 이를 시스팀 버스를 통해 출력하여 메모리나 각종 디바이스가 재 액세스 되도록 한다.

그러나 주프로세서는 계속 액세스에 대한 데이타 전송 종료 신호(DTACK-D)를 수신하지 못하면, 제어부(103)를 통해 액티브측 액세스 에러 신호(ACBEER*)와 절체를 위해 프로그램 카운터를 제어신호 버퍼(104)에 출력한다.

제어신호 버퍼(104)는 액티브측 액세스 에러 신호(ACBEER*)와 프로그램 카운터를 제어부(103)로부터 수신하여 이를 스탠바이측으로 전송하기 위해 스탠바이측 신호 전송부(105)로 출력하고, 스탠바이측 신호 전송부(105)는 이중화 시스팀 버스를 통해 이를 스탠바이측으로 전송한다.

스탠바이측 주프로세서는 이를 수신하면 액티브 주프로세서로 절체되어 프로그램 카운터에 따라 계속 다음 사이클을 수행하여 사이클의 중단없이 액티브 프로세서로 동작한다.

제어신호 발생부(101)는 시스팀 버스의 제어 신호에 의해 액티브/스탠바이의 액세스 구분을 어드레스 수정신호(AM3, AM5)로 가능하도록 프로그램 가능한 PAL(Program Array Logic)으로 구성하였다.

액티브측 신호 전송부(102)와 스탠바이측 신호 전송부(105)는 제어 신호를 시스팀 버스에 출력하기 위해 다른 보드의 출력과 동시에 연결 가능한 오픈 콜렉터 TTL(F38)을 사용하였으며, 제어신호 버퍼(104)는 버퍼(100)는 양방향 데이타 전송이 가능한 양방향 드라이브를 사용하였다.

상기와 같이 이루어지는 본 발명은 액티브/스탠바이로 동작하는 프로세서의 이중화 장치에 있어서, 액티브측에서 스탠바이측 메모리나 I/O 보드를 동시에 쓰거나 읽기를 수행할 수 있도록 시스팀 버스의 확장 기능을 가진 이중화 보드에서 스탠바이측이나 액티브측으로부터 데이타의 정확한 액세스 유무를 알려주는 데이타 전송확인 신호(DTACK-S)를 수신함과 동시에 액티브측 시스팀 버스에 데이타 전송 종료 신호(DTACK-D)를 전송하여 액티브측 주프로세서가 다음 사이클을 계속 수행하여 스탠바이측 데이타 액세스의 지연 시간을 단축함과 아울러 스탠바이측의 정확한 데이타 액세스가 가능한 효과가 있다.

Claims (1)

1. 이중화로 동작하는 프로세서 장치의 데이타 전송 확인 신호 발생장치에 있어서, 스탠바이측 데이타 전송 확인 신호(DTACK-S)를 이중화 시스팀 버스를 통해 수신하여 출력하는 버퍼링 수단(100); 상기 버퍼링 수단(100)의 출력이나 시스팀 버스로부터 데이타 전송 확인 신호(DTACK-S)를 수신하여 데이타 전송 종료 신호(DTACK-D)를 생성하여 출력하는 제어신호 발생 수단(101); 상기 제어신호 발생 수단(101)으로부터 데이타 전송 종료 신호를 수신하여 시스팀 버스에 출력하는 액티브측 신호 전송 수단(102); 주프로세서로부터 데이타 전송 종료 신호가 일정 시간 동안 수신이 되지 않아 시스팀 제어 신호를 수신하여 시스팀 버스 에러 신호와 재시도를 위한 재액세스 신호를 출력하거나, 액티브측 장애시 액세스 에러 신호와 프로그램 카운터를 출력하는 제어 수단(103); 상기 제어 수단(103)으로부터 시스팀 버스 에러 신호와 재액세스 신호를 수신하면 시스팀 버스를 통해 액티브측 주프로세서로 출력하고, 상기 제어 수단(103)으로부터 액세스 에러 신호와 프로그램 카운터를 수신하면 스탠바이측으로 전송하기 위해 출력하는 제어신호 버퍼링 수단(104); 및 상기 제어신호 버퍼링 수단(104)의 출력을 입력받아 이중화 시스팀 버스를 통해 스탠바이측에 전송하는 스탠바이측 신호 전송 수단(105)을 구비한 것을 특징으로 하는 데이타 전송 확인 신호 발생 장치.