JP2553524B2 - 分散制御型電子交換機の冗長構成プロセッサのバス結合構造 - Google Patents
分散制御型電子交換機の冗長構成プロセッサのバス結合構造Info
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- JP2553524B2 JP2553524B2 JP61191304A JP19130486A JP2553524B2 JP 2553524 B2 JP2553524 B2 JP 2553524B2 JP 61191304 A JP61191304 A JP 61191304A JP 19130486 A JP19130486 A JP 19130486A JP 2553524 B2 JP2553524 B2 JP 2553524B2
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- control interface
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分散制御型の電子交換機に関し、特に冗長構
成のメインプロセッサ（MP）を含むこの種の交換機に関
する。
成のメインプロセッサ（MP）を含むこの種の交換機に関
する。
蓄積プログラム方式の電子交換機においては、マイク
ロプロセッサ、記憶素子およびその他の電子部品の高機
能化および低価格化に伴い、分散制御方式が導入されて
きている。すなわち、呼制御、運用制御、保守制御など
のすべての機能を１つの制御装置で制御する集中制御方
式は機能の高度化に伴って複雑化しソフトウェア規模を
膨大化し多大の開発工数を要するので、交換システムを
複数の機能モジュールに分割しそれら機能モジュールに
マイクロプロセッサからそれぞれ成る複数の制御装置を
それぞれ分散配置する分散制御方式が採用されてきてい
るのである。分散制御方式における制御装置は比較的小
型で低価格であるだけでなく、交換システムの規模に応
じて必要な台数だけを備えればよいので交換機製造コス
トの節減に有効である。
ロプロセッサ、記憶素子およびその他の電子部品の高機
能化および低価格化に伴い、分散制御方式が導入されて
きている。すなわち、呼制御、運用制御、保守制御など
のすべての機能を１つの制御装置で制御する集中制御方
式は機能の高度化に伴って複雑化しソフトウェア規模を
膨大化し多大の開発工数を要するので、交換システムを
複数の機能モジュールに分割しそれら機能モジュールに
マイクロプロセッサからそれぞれ成る複数の制御装置を
それぞれ分散配置する分散制御方式が採用されてきてい
るのである。分散制御方式における制御装置は比較的小
型で低価格であるだけでなく、交換システムの規模に応
じて必要な台数だけを備えればよいので交換機製造コス
トの節減に有効である。
この種の分散制御型電子交換機の一例として、「NEC
技報」第38巻第12号（1985（昭和60）年12月発行）第35
頁〜第42頁所載の記事「APEX2400VL/NEAX2400UMG超大容
量システム」に記載の装置が挙げられる。
技報」第38巻第12号（1985（昭和60）年12月発行）第35
頁〜第42頁所載の記事「APEX2400VL/NEAX2400UMG超大容
量システム」に記載の装置が挙げられる。
上記記事の第36頁所載の第１図に示されるとおり、こ
のシステムは複数の時分割スイッチ部（同図中のTSW）
の各各に接続されるMP（同、CPU＆MRY）および４つの制
御インタフェイス部（同、INT）とを備え、それら制御
インタフェイスの１つには加入者回路／トランク回路等
（同、LC、COT、TLT）を経て加入者電話端末や局線や中
継線などが接続される。上記加入者回路／トランク回路
等（LC、COT、TLT）の各各には周辺プロセッサ（PP）が
配置され、接続相手である回線に供給される信号の識別
やその回線の制御やその回線に接続される端末の制御を
実行する。これらPPによる回線上の信号の識別結果、す
なわち呼制御情報は同一の時分割スイッチ部所属のMPに
供給され、その情報に基づいてそのMPは時分割スイッチ
部によるスイッチングの制御および着信先の回線および
端末の制御を行う。上記諸機能の制御は上述のとおりMP
およびPPにより階層を成して実行されるので、階層制御
と呼ばれる。
のシステムは複数の時分割スイッチ部（同図中のTSW）
の各各に接続されるMP（同、CPU＆MRY）および４つの制
御インタフェイス部（同、INT）とを備え、それら制御
インタフェイスの１つには加入者回路／トランク回路等
（同、LC、COT、TLT）を経て加入者電話端末や局線や中
継線などが接続される。上記加入者回路／トランク回路
等（LC、COT、TLT）の各各には周辺プロセッサ（PP）が
配置され、接続相手である回線に供給される信号の識別
やその回線の制御やその回線に接続される端末の制御を
実行する。これらPPによる回線上の信号の識別結果、す
なわち呼制御情報は同一の時分割スイッチ部所属のMPに
供給され、その情報に基づいてそのMPは時分割スイッチ
部によるスイッチングの制御および着信先の回線および
端末の制御を行う。上記諸機能の制御は上述のとおりMP
およびPPにより階層を成して実行されるので、階層制御
と呼ばれる。
上記時分割スイッチおよび同スイッチ所属の制御イン
タフェイスを制御するMPは信頼性確保のために二重化さ
れた冗長構成を備える。すなわち、一方のMPが現用の制
御装置を構成する期間には他方のMPは予備の制御装置を
構成する。現用／予備の切換えは交換機全体にMPよりも
上位の制御手段から供給される系信号（この技術分野で
は通常ACT信号と呼ばれる）により制御される。
タフェイスを制御するMPは信頼性確保のために二重化さ
れた冗長構成を備える。すなわち、一方のMPが現用の制
御装置を構成する期間には他方のMPは予備の制御装置を
構成する。現用／予備の切換えは交換機全体にMPよりも
上位の制御手段から供給される系信号（この技術分野で
は通常ACT信号と呼ばれる）により制御される。
これら現用／予備のMP間の信号の授受、すなわちMP間
会話はこれらMPの各各が備える会話用メモリへの伝達情
報の書込み、バス走査による使用権放棄バスの検出、お
よびそのバスを通じた伝達情報の読出しによって行われ
る。すなわち、現用MP内の会話用メモリに伝達情報が書
き込まれその現用MPがバスの使用権を放棄すると、その
使用権放棄が予備MPによるバス走査によって検出されバ
ス使用権が予備MPに移る。バス使用権を得た予備MPは現
用MPの上記会話用メモリから上記伝達情報を読み出す。
会話はこれらMPの各各が備える会話用メモリへの伝達情
報の書込み、バス走査による使用権放棄バスの検出、お
よびそのバスを通じた伝達情報の読出しによって行われ
る。すなわち、現用MP内の会話用メモリに伝達情報が書
き込まれその現用MPがバスの使用権を放棄すると、その
使用権放棄が予備MPによるバス走査によって検出されバ
ス使用権が予備MPに移る。バス使用権を得た予備MPは現
用MPの上記会話用メモリから上記伝達情報を読み出す。
同様にMPとPPとの間の会話は次のとおり行われる。す
なわち、加入者回路（LC）に接続された電話のオフ・フ
ック（off hook）をそのLC内のPPが検出し、その検出情
報を所定のデータフォーマット（スタート／エンドフラ
グビットおよびパリティビットを含む）で表示するとと
もに、MPへの伝達情報ありを示す伝達要求フラグビット
をLC内の制御バスに接続されたレジスタに格納する。制
御インタフェイス経由でこのレジスタを周期的に走査し
ているMPは、上記要求フラグビットを格納したPPのアド
レスと情報伝達の方向（PPからMPへ）とを表わすビット
とを制御インタフェイス内のメモリに書き込む。この格
納に応答してMP制御バスはLC内のPPに専有される。PPの
アドレスはPP制御バス上のアドレスとして固定し、この
固定アドレスとの一致に応答して受け入れられる割込み
信号により上記オフ・フック情報を制御インタフェイス
内のメモリに格納する。格納されたオフ・フック情報は
MPによる制御インタフェイス走査によりMPに読み出され
る。LCの復旧をMPからPPに指示する場合は、MPは該当の
PPのアドレスと情報伝達方向（MPからPPへ）とを制御イ
ンタフェイスに設定するとともに復旧指示情報を制御イ
ンタフェイス内のメモリに書き込む。上記制御インタフ
ェイスに設定された上記PPのアドレスおよび情報伝達方
向表示ビットはLCに伝達され、指示アドレスのPPに割込
み信号を発生させる。このPPはPP制御バスの走査により
上記伝達方向を判断し制御インタフェイス内の上記メモ
リから復旧指示情報を読み出す。
なわち、加入者回路（LC）に接続された電話のオフ・フ
ック（off hook）をそのLC内のPPが検出し、その検出情
報を所定のデータフォーマット（スタート／エンドフラ
グビットおよびパリティビットを含む）で表示するとと
もに、MPへの伝達情報ありを示す伝達要求フラグビット
をLC内の制御バスに接続されたレジスタに格納する。制
御インタフェイス経由でこのレジスタを周期的に走査し
ているMPは、上記要求フラグビットを格納したPPのアド
レスと情報伝達の方向（PPからMPへ）とを表わすビット
とを制御インタフェイス内のメモリに書き込む。この格
納に応答してMP制御バスはLC内のPPに専有される。PPの
アドレスはPP制御バス上のアドレスとして固定し、この
固定アドレスとの一致に応答して受け入れられる割込み
信号により上記オフ・フック情報を制御インタフェイス
内のメモリに格納する。格納されたオフ・フック情報は
MPによる制御インタフェイス走査によりMPに読み出され
る。LCの復旧をMPからPPに指示する場合は、MPは該当の
PPのアドレスと情報伝達方向（MPからPPへ）とを制御イ
ンタフェイスに設定するとともに復旧指示情報を制御イ
ンタフェイス内のメモリに書き込む。上記制御インタフ
ェイスに設定された上記PPのアドレスおよび情報伝達方
向表示ビットはLCに伝達され、指示アドレスのPPに割込
み信号を発生させる。このPPはPP制御バスの走査により
上記伝達方向を判断し制御インタフェイス内の上記メモ
リから復旧指示情報を読み出す。
上述のMP−MP間会話およびMP−PP間会話を可能にする
制御バスはそれぞれ複数の並列導電体ワイヤから成るデ
ータ信号線、アドレス信号線、読出し信号線および書込
み信号線を含む。これら４種類の信号線は、一端におい
て加入者回路／トランク回路に並列配置で含まれるバッ
ファ回路をそれぞれ経てPPに接続されるとともに、他端
において同様のバッファ回路をそれぞれ経てMPに接続さ
れる。
制御バスはそれぞれ複数の並列導電体ワイヤから成るデ
ータ信号線、アドレス信号線、読出し信号線および書込
み信号線を含む。これら４種類の信号線は、一端におい
て加入者回路／トランク回路に並列配置で含まれるバッ
ファ回路をそれぞれ経てPPに接続されるとともに、他端
において同様のバッファ回路をそれぞれ経てMPに接続さ
れる。
第３図（ｂ）に示した従来技術によるMP−MP間会話方
式においては、第１のMP301、第２のMP302、および加入
者回路／トランク回路（LC/TRK）304〜305が制御バス30
3によって互いに直接に接続されている。MP301および30
2は上位制御手段（図示してない）からの系信号に応答
して一方が現用MPを他方が予備MPを構成する。いまMP30
1が現用MPを構成していると仮定すると、その期間はMP3
01のみがLC/TRK304〜305に接続され、MP302は待機状態
にある。
式においては、第１のMP301、第２のMP302、および加入
者回路／トランク回路（LC/TRK）304〜305が制御バス30
3によって互いに直接に接続されている。MP301および30
2は上位制御手段（図示してない）からの系信号に応答
して一方が現用MPを他方が予備MPを構成する。いまMP30
1が現用MPを構成していると仮定すると、その期間はMP3
01のみがLC/TRK304〜305に接続され、MP302は待機状態
にある。
この従来例はごく単純な制御バス構成を備えているの
で製造コストの節減に好適であるものの、MPおよびLC/T
RK304〜305の各各に含まれる前記複数のバッファ回路の
いずれか１つが接地電位点との間に短絡を生ずると、そ
のバッファ回路に接続された信号線が接地電位に固定さ
れ、したがって制御バス303によるMP−MP間会話もMP−P
P間会話も不可能になる。
で製造コストの節減に好適であるものの、MPおよびLC/T
RK304〜305の各各に含まれる前記複数のバッファ回路の
いずれか１つが接地電位点との間に短絡を生ずると、そ
のバッファ回路に接続された信号線が接地電位に固定さ
れ、したがって制御バス303によるMP−MP間会話もMP−P
P間会話も不可能になる。
一方、第３図（ａ）に示した従来技術によるもう一つ
のMP−MP間会話方式は、制御バス309および310、および
制御インタフェイス311を経てLC/TRK313〜316に接続さ
れた第１および第２のMP306および307を互いに直接に接
続するMP間会話バス308を備える。制御インタフェイス3
11はこれら制御バス309および310にそれぞれ接続された
一対のバッファと、上記系信号に応答してこれらバッフ
ァの一方を選択的に活性化する系信号判定回路と、上記
一対のバッファの出力を受けるメモリと、このメモリと
LC/TRK313〜316との間に挿入された第３のバッファとを
備える。この構成においては、制御バス309および310を
含む信号経路に上述のような故障が生じてもMP間会話バ
ス308によりMP間会話が可能である。しかし、MP間会話
バス308は交換機の製造コストを増大させる。また、制
御インタフェイス311の上記メモリにおけるデータ書込
み／読出しに故障が生じた場合、または上記第３のバッ
ファに上述の短絡が生じた場合は第１および第２のMP30
6および307のいずれからもLC/TRK313〜316へのアクセス
ができなくなり、呼制御が不可能になる。
のMP−MP間会話方式は、制御バス309および310、および
制御インタフェイス311を経てLC/TRK313〜316に接続さ
れた第１および第２のMP306および307を互いに直接に接
続するMP間会話バス308を備える。制御インタフェイス3
11はこれら制御バス309および310にそれぞれ接続された
一対のバッファと、上記系信号に応答してこれらバッフ
ァの一方を選択的に活性化する系信号判定回路と、上記
一対のバッファの出力を受けるメモリと、このメモリと
LC/TRK313〜316との間に挿入された第３のバッファとを
備える。この構成においては、制御バス309および310を
含む信号経路に上述のような故障が生じてもMP間会話バ
ス308によりMP間会話が可能である。しかし、MP間会話
バス308は交換機の製造コストを増大させる。また、制
御インタフェイス311の上記メモリにおけるデータ書込
み／読出しに故障が生じた場合、または上記第３のバッ
ファに上述の短絡が生じた場合は第１および第２のMP30
6および307のいずれからもLC/TRK313〜316へのアクセス
ができなくなり、呼制御が不可能になる。
したがって、本発明の目的は、MP−MP会話専用バスに
依存することなくMP−MP会話を可能にするとともに、現
用MPおよび予備MPの少なくとも一方からLC/TRKへのアク
セスを常に可能にする分散制御型電子交換機におけるMP
−MP−PP相互結合用制御バスの構造を提供することにあ
る。
依存することなくMP−MP会話を可能にするとともに、現
用MPおよび予備MPの少なくとも一方からLC/TRKへのアク
セスを常に可能にする分散制御型電子交換機におけるMP
−MP−PP相互結合用制御バスの構造を提供することにあ
る。
本発明は、時分割スイッチ手段等を制御するメインプ
ロセッサと加入者回路やトランク回路内に設けられそれ
ら回路を含む回線上の信号の識別や回線の制御やその回
線に接続される端末の制御を行う周辺プロセッサとによ
り階層制御される分散制御型の電子交換機で、前記のメ
インプロセッサが現用と予備とに二重化された冗長構成
を備えるプロセッサ相互間のバス結合構造において、冗
長構成を形成する一方が現用で他方が予備の第１および
第２のメインプロセッサに接続された一対の第１のバス
手段と、その第１のバス手段に接続された複数対の制御
インタフェイス手段と、これら複数対の制御インタフェ
イス手段の一対毎に複数の加入者回路／トランク回路を
共通に接続する第２のバス手段とを備え、前記の第１の
バス手段および前記の一対の制御インタフェイス手段と
を含むルートにより前記の第１および第２のメインプロ
セッサの間の信号授受を行うことを特徴とする。
ロセッサと加入者回路やトランク回路内に設けられそれ
ら回路を含む回線上の信号の識別や回線の制御やその回
線に接続される端末の制御を行う周辺プロセッサとによ
り階層制御される分散制御型の電子交換機で、前記のメ
インプロセッサが現用と予備とに二重化された冗長構成
を備えるプロセッサ相互間のバス結合構造において、冗
長構成を形成する一方が現用で他方が予備の第１および
第２のメインプロセッサに接続された一対の第１のバス
手段と、その第１のバス手段に接続された複数対の制御
インタフェイス手段と、これら複数対の制御インタフェ
イス手段の一対毎に複数の加入者回路／トランク回路を
共通に接続する第２のバス手段とを備え、前記の第１の
バス手段および前記の一対の制御インタフェイス手段と
を含むルートにより前記の第１および第２のメインプロ
セッサの間の信号授受を行うことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の動作・原理を説明する参考図のブロ
ック図である。第１図（ａ）において、第１のMP101は
第１の制御インタフェイス103に第１の制御バス105を通
して接続されており、また第２のMP102は第２の制御イ
ンタフェイス104に第２の制御バス106を通して接続され
ており、これら制御インタフェイス103および104は第３
の制御バスすなわちPP制御バス107を通じてLC/TRK108,1
09,110…111に共通に接続されている。
ック図である。第１図（ａ）において、第１のMP101は
第１の制御インタフェイス103に第１の制御バス105を通
して接続されており、また第２のMP102は第２の制御イ
ンタフェイス104に第２の制御バス106を通して接続され
ており、これら制御インタフェイス103および104は第３
の制御バスすなわちPP制御バス107を通じてLC/TRK108,1
09,110…111に共通に接続されている。
第１のMP101はマイクロプロセッサ11とこのプロセッ
サ11を制御バス105に接続するバッファ12とを備える。
同様に、第１の制御インタフェイス103はメモリ14とこ
のメモリ14を制御バス105および107にそれぞれ接続する
バッファ13およびバッファ15とを備える。第２のMP102
および第２の制御インタフェイス104も上記第１のMP101
および第１の制御インタフェイス103とそれぞれ同じ構
成を備える。
サ11を制御バス105に接続するバッファ12とを備える。
同様に、第１の制御インタフェイス103はメモリ14とこ
のメモリ14を制御バス105および107にそれぞれ接続する
バッファ13およびバッファ15とを備える。第２のMP102
および第２の制御インタフェイス104も上記第１のMP101
および第１の制御インタフェイス103とそれぞれ同じ構
成を備える。
次に、第１図（ｂ）を参照すると、この図に示した上
記本発明の動作・原理を説明する参考例の一つの実施態
様において、第１のMP112（第１図の101に対応）および
第１の制御インタフェイス114（103に対応）は現用装置
をそれぞれ構成し、第２のMP113（102に対応）および第
２の制御インタフェイス115（104に対応）は予備装置を
それぞれ構成する（系信号に応答してこれら装置の現用
／予備切換えを行う上位の制御手段は図示してない）。
これら現用／予備装置に共通に接続されたLC/TRK119〜1
20は第１図におけるLC/TRK108〜111にそれぞれ対応す
る。
記本発明の動作・原理を説明する参考例の一つの実施態
様において、第１のMP112（第１図の101に対応）および
第１の制御インタフェイス114（103に対応）は現用装置
をそれぞれ構成し、第２のMP113（102に対応）および第
２の制御インタフェイス115（104に対応）は予備装置を
それぞれ構成する（系信号に応答してこれら装置の現用
／予備切換えを行う上位の制御手段は図示してない）。
これら現用／予備装置に共通に接続されたLC/TRK119〜1
20は第１図におけるLC/TRK108〜111にそれぞれ対応す
る。
上述の構成から明らかなとおり、本参考例は第１およ
び第２のMP101および102（第１図（ｂ）における112お
よび113）を複数のLC/TRK108〜111（119〜120）にそれ
ぞれ共通に接続する第１および第２の制御インタフェイ
ス103および104（114および115）を備えるのでこれら一
対の制御インタフェイスが同時に故障しない限り、一対
のMPの少なくともいずれか一方はLC/TRK108〜111（119
〜120）に必ずアクセスできる。またMP−MP間会話バス
（第３図の308）に依存することなく一対の制御インタ
フェイス103および104（114および115）および一対の制
御バス105および106（116および117）により両者間の会
話ルートを確保でき、ハードウェアが節約できる。
び第２のMP101および102（第１図（ｂ）における112お
よび113）を複数のLC/TRK108〜111（119〜120）にそれ
ぞれ共通に接続する第１および第２の制御インタフェイ
ス103および104（114および115）を備えるのでこれら一
対の制御インタフェイスが同時に故障しない限り、一対
のMPの少なくともいずれか一方はLC/TRK108〜111（119
〜120）に必ずアクセスできる。またMP−MP間会話バス
（第３図の308）に依存することなく一対の制御インタ
フェイス103および104（114および115）および一対の制
御バス105および106（116および117）により両者間の会
話ルートを確保でき、ハードウェアが節約できる。
以上に説明したように、第１図の参考例によるバス構
造でMP−MP間会話バスを設けることなく第１および第２
のMP101および102間の会話経路を確保する原理を示した
が、この参考例では制御インタフェイス103、104、11
4、115のいずれかに地絡障害等の障害が生じると第１お
よび第２のMP101および102間の会話は不可能になってし
まう。そこで、上述の参考例におけるPP制御バス107に
接続されるLC/TRK（108〜111）の数を故障の確率と経済
性とを考慮して一定数以下に抑え、複数対の制御インタ
フェイスを備える構成とした本発明の一つの実施例のブ
ロック図を第２図に示す。この第２図において、第１の
MP201は第１の制御バス203により３つの第１の制御イン
タフェイス205、210および215に互いに共通に接続さ
れ、第２のMP202は第２の制御バス204により３つの第２
の制御インタフェイス206、211および216に共通に接続
される。上記第１および第２の制御インタフェイス205/
206、210/211、および215/216は３つのPP制御バス207、
212および217により３つのグループのLC/TRK208〜209、
213〜214、および218〜219にそれぞれ共通に接続され
る。この接続によると、PP制御バス207、212および217
のいずれかが故障した場合でもその故障の影響は他のPP
制御バスには及ばないので、故障の影響をごく狭い範囲
に限定できる。またMP201および202間の会話ルートは上
記第１、第２、および第３の制御インタフェイス205/20
6、210/211、および215/216によって冗長構成される。
すなわち、例えば、第１の制御インタフェイス205のメ
モリが故障してその制御インタフェイス205を含むルー
トが信号伝達不能に陥っても、第２および第３の制御イ
ンタフェイス210/211および215/216によるルートを通し
てMP間会話が可能である。また、故障中の制御インタフ
ェイス205から予備の制御インタフェイス206への切換え
により予備MP202によるLC/TRK208〜209の制御が可能で
ある。
造でMP−MP間会話バスを設けることなく第１および第２
のMP101および102間の会話経路を確保する原理を示した
が、この参考例では制御インタフェイス103、104、11
4、115のいずれかに地絡障害等の障害が生じると第１お
よび第２のMP101および102間の会話は不可能になってし
まう。そこで、上述の参考例におけるPP制御バス107に
接続されるLC/TRK（108〜111）の数を故障の確率と経済
性とを考慮して一定数以下に抑え、複数対の制御インタ
フェイスを備える構成とした本発明の一つの実施例のブ
ロック図を第２図に示す。この第２図において、第１の
MP201は第１の制御バス203により３つの第１の制御イン
タフェイス205、210および215に互いに共通に接続さ
れ、第２のMP202は第２の制御バス204により３つの第２
の制御インタフェイス206、211および216に共通に接続
される。上記第１および第２の制御インタフェイス205/
206、210/211、および215/216は３つのPP制御バス207、
212および217により３つのグループのLC/TRK208〜209、
213〜214、および218〜219にそれぞれ共通に接続され
る。この接続によると、PP制御バス207、212および217
のいずれかが故障した場合でもその故障の影響は他のPP
制御バスには及ばないので、故障の影響をごく狭い範囲
に限定できる。またMP201および202間の会話ルートは上
記第１、第２、および第３の制御インタフェイス205/20
6、210/211、および215/216によって冗長構成される。
すなわち、例えば、第１の制御インタフェイス205のメ
モリが故障してその制御インタフェイス205を含むルー
トが信号伝達不能に陥っても、第２および第３の制御イ
ンタフェイス210/211および215/216によるルートを通し
てMP間会話が可能である。また、故障中の制御インタフ
ェイス205から予備の制御インタフェイス206への切換え
により予備MP202によるLC/TRK208〜209の制御が可能で
ある。
上述のとおり、本発明によるバス接続構成は一対のMP
にそれぞれ対応する一対の制御インタフェイスと、これ
ら制御インタフェイスを複数のLC/TRKに共通に接続する
PP制御バスとを備え、このPP制御バスに複数のLC/TRKを
収容するので、MP間会話専用のMP会話バスが不要とな
り、製造コストの低減に効果がある。LC/TRKの数に応じ
てそれらLC/TRKを複数のグループに分割し、それらグル
ープ毎にPP制御バスを設けることにより、PP制御バスの
故障の影響の及ぶ範囲を限定でき、MP間会話ルートの冗
長構成を確保し交換機全体の信頼度を高めることができ
る。
にそれぞれ対応する一対の制御インタフェイスと、これ
ら制御インタフェイスを複数のLC/TRKに共通に接続する
PP制御バスとを備え、このPP制御バスに複数のLC/TRKを
収容するので、MP間会話専用のMP会話バスが不要とな
り、製造コストの低減に効果がある。LC/TRKの数に応じ
てそれらLC/TRKを複数のグループに分割し、それらグル
ープ毎にPP制御バスを設けることにより、PP制御バスの
故障の影響の及ぶ範囲を限定でき、MP間会話ルートの冗
長構成を確保し交換機全体の信頼度を高めることができ
る。
第１図は本発明の動作・原理を説明する参考図のブロッ
ク図、第２図は本発明の一つの実施例を示すブロック
図、第３図は従来技術によるMP−MP間会話方式の２つの
例のブロック図である。 11……マイクロプロセッサ、12,13,15……バッファ、14
……メモリ、101,102,112,113,201,202,301,302,306,30
7……メインプロセッサ（MP）、103,104,114,115,205,2
06,210,211,215,216,311……制御インタフェイス、105,
106,116,117,203,204,303,309,310……制御バス、107,1
18,207,212,217,312……周辺プロセッサ（PP）制御バ
ス、108〜111,119,120,208,209,213,214,218,219,304,3
05,313〜316……加入者回路・トランク回路（LC/TR
K）、308……MP間会話バス。
ク図、第２図は本発明の一つの実施例を示すブロック
図、第３図は従来技術によるMP−MP間会話方式の２つの
例のブロック図である。 11……マイクロプロセッサ、12,13,15……バッファ、14
……メモリ、101,102,112,113,201,202,301,302,306,30
7……メインプロセッサ（MP）、103,104,114,115,205,2
06,210,211,215,216,311……制御インタフェイス、105,
106,116,117,203,204,303,309,310……制御バス、107,1
18,207,212,217,312……周辺プロセッサ（PP）制御バ
ス、108〜111,119,120,208,209,213,214,218,219,304,3
05,313〜316……加入者回路・トランク回路（LC/TR
K）、308……MP間会話バス。
Claims (1)
- 【請求項１】時分割スイッチ手段等の制御するメインプ
ロセッサと加入者回路やトランク回路内に設けられそれ
ら回路を含む回線上の信号の識別や回線の制御やその回
線に接続される端末の制御を行う周辺プロセッサとによ
り階層制御される分散制御型の電子交換機であって前記
メインプロセッサが現用と予備とに二重化された冗長構
成を備えるプロセッサ相互間のバス結合構造において、 前記冗長構成を形成する一方が現用で他方が予備の第１
および第２のメインプロセッサに接続された一対の第１
のバス手段と、 前記第１のバス手段に接続された複数対の制御インタフ
ェイス手段と、 これら複数対の制御インタフェイス手段の一対毎に複数
の加入者回路／トランク回路を共通に接続する第２のバ
ス手段と、 を備え、前記第１のバス手段および前記一対の制御イン
タフェイス手段とを含むルートにより前記第１および第
２のメインプロセッサの間の信号授受を行うことを特徴
とする分散制御型電子交換機の冗長構成プロセッサのバ
ス結合構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191304A JP2553524B2 (ja) | 1986-08-14 | 1986-08-14 | 分散制御型電子交換機の冗長構成プロセッサのバス結合構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191304A JP2553524B2 (ja) | 1986-08-14 | 1986-08-14 | 分散制御型電子交換機の冗長構成プロセッサのバス結合構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346852A JPS6346852A (ja) | 1988-02-27 |
| JP2553524B2 true JP2553524B2 (ja) | 1996-11-13 |
Family
ID=16272333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191304A Expired - Lifetime JP2553524B2 (ja) | 1986-08-14 | 1986-08-14 | 分散制御型電子交換機の冗長構成プロセッサのバス結合構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553524B2 (ja) |
-
1986
- 1986-08-14 JP JP61191304A patent/JP2553524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346852A (ja) | 1988-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |