DE68927394T2

DE68927394T2 - Paritätsprüfgerät

Info

Publication number: DE68927394T2
Application number: DE68927394T
Authority: DE
Inventors: Peter A Morrison; Robert C Nash
Original assignee: Wang Laboratories Inc
Current assignee: LG Electronics Inc
Priority date: 1988-03-31
Filing date: 1989-03-31
Publication date: 1997-05-22
Anticipated expiration: 2009-04-01
Also published as: EP0335424B1; AU617446B2; EP0335424A3; JPH0216636A; EP0335424A2; US5155735A; DE68927394D1; AU3231089A; CA1322605C; JP2770976B2

Description

Die hier offenbarte Erfindung betrifft Systeme zum Übertragen digitaler Daten, insbesondere Systeme, die beim Übertragen von Daten Parität generieren und prüfen.
Die Paritätsgenerierung und -prüfung wird schon seit langem bei Rechnern angewandt, um die Integrität eines Datenwortes zu bestätigen. Wenn ein Datenwort von einem Gerät auf ein anderes übertragen wird, generiert das sendende Gerät auch einen Paritätswert für das Wort und übermittelt ein den Paritätswert darstellendes Paritätssignal. Der Wert des Paritätssignals gibt an, ob in dem Wort die Zahl der Bit mit dem Wert "1" gerade oder ungerade war. Das empfangende Gerät empfängt das Wort und generiert seinen eigenen Paritätswert abhängig vom empfangenen Wort; wenn dieser Paritätswert von dem durch das Paritätssignal für das Wort dargestellten Wert verschieden ist, hat das empfangene Wort eine ungerade Anzahl "1"- Bit, wogegen das übermittelte Wort eine gerade Zahl hatte, oder umgekehrt. Durch die Paritätsprüfung kann daher das empfangene Gerät irgendeine Änderung im Wert der übermittelten Daten erkennen, die eine ungerade Bitzahl zur Folge hat.
Eine Schwierigkeit bei der Paritätsprüfung nach dem Stand der Technik war das Aufrüsten von Systemen ohne Paritätsprüfung in Systeme mit Paritätsprüfung. Wenngleich ein Bus Mittel zum Paritätsprüfen hatte, konnten Geräte, die Parität prüften, dies nicht tun, wenn andere Geräte an den Bus angeschlossen waren, die keine Paritätsprüfung durchführten. Folglich war kein allmähliches Aufrüsten von Geräten auf die Durchführung von Paritätsprüfung möglich. Nach einer Entscheidung für die Verwendung eines die Paritätsprüfung ermöglichenden Busses mußten alle an ihn anzuschließenden Geräte zur gleichen Zeit für die Durchführung von Paritätsprüfung ausgebaut werden.
Eine weitere Schwierigkeit bei der Paritätsprüfung nach dem Stand der Technik war, daß die Generierung eines Paritätswertes zeitaufwendig ist und daß folglich Paritätsprüfung ausführende Geräte längere Buszyklen erforderten als Geräte, die dies nicht taten. Die Erweiterung um die Paritätsprüfung verlangsamte somit das gesamte System. Ferner verstärkte die Forderung nach längeren Buszyklen gegenüber denen für Geräte, die keine Paritätsprüfung durchführten, die Schwierigkeit, beide Gerätetypen an denselben Synchronbus anzuschließen.
Eine weitere Schwierigkeit bei der Paritätsprüfung war, daß die sendenden und empfangenden Geräte wußten, daß ein Paritätsfehler bestand, aber es gab kein einfaches Mittel, unabhängig von den sendenden und empfangenden Geräten festzustellen, daß während der Übertragung ein Paritätsfehler aufgetreten ist.
Um eine gemischte Nutzung mit einer Schaltungsanordnung mit einem Prüfkreis für Busparität und einer Schaltungsanordnung ohne Prüfkreis an einem Bus zu erreichen, indem die Priorität zur Ausführung einer Paritätsprüfung nach dem Vorhandensein eines Paritätsprüfsignals bestimmt wird, wurde vorgeschlagen (JP-A-61 086 845), ein Datenparitätssignal an eine Paritätsleitung von einer Slaveschaltung auszugeben, die Paritätspräsenz angibt, wenn dieser Slaveschaltung über eine Masterschaltung, die Paritätspräsenz angibt, ein Lesezugriff erteilt wird. In diesem Falle wird über eine PCENL-erzeugende Schaltung auch ein PCENL ausgegeben. Die Masterschaltung führt eine Paritätsprüfung an den Daten und der Parität aus, und eine Prüfeinrichtung eines Paritätsgenerators prüft, ob die Daten fehlerfrei sind oder nicht.
Um die Funktion eines Paritätsprüfgerätes in kleinen Rechnern zu erweitern, sind in einer Hochleistungs-Busverbindung ein Paritätsgenerator und ein Paritätsprüfer vorgesehen (JP-A-57 176 437). Jedes Modul eines Speichers, eine CPU und Hochleistungskanäle, die an einen Hochleistungsbus angeschlossen sind, sind mit einem Paritätsgenerator und einem Paritätsprüfer versehen. Ein Paritätsfehler-Anzeigegerät ist mit jedem Paritätsprüfer verbunden, die miteinander über eine Paritätsfehlerleitung verbunden sind.
Eine Aufgabe der offenbarten Erfindung ist es, Schwierigkeiten des Standes der Technik zu lösen.
Eine Aufgabe der Erfindung ist es, eine Paritätsprüfeinrichtung zu schaffen, die es Parität prüfenden Geräten ermöglicht, am gleichen Bus benutzt zu werden wie Geräte, die Parität nicht prüfen.
Es ist eine weitere Aufgabe der Erfindung, eine Einrichtung zum Prüfen der Parität zu schaffen, welche die Datenübertragung nicht verlangsamt.
Es ist eine noch andere Aufgabe der Erfindung, eine Schnittstellenvorrichtung zur Verwendung an einem Bus zu schaffen, die das Auftreten irgendeines Paritätsfehlers auf dem Bus anzeigt.
Ein Digitalrechnersystem und eine Schnittstellenvorrichtung, die Paritäts- und Nichtparitätsgeräte mit dem Systembus verbindet, die diese Aufgabe erfüllen, sind in den beigefügten Ansprüchen definiert.
Die Erfindung schafft ein Digitalrechnersystem und eine Busschnittstellenvorrichtung, die es ermöglichen, daß Parität prüfende und Parität nicht prüfende Geräte zusammen benutzt werden können. Der Bus übermittelt Daten zwischen Geräten, zu denen ein oder mehrere Paritätsgeräte und ein oder mehrere Nichtparitätsgeräte gehören, und enthält eine oder mehrere Datenleitungen, die zum Übertragen eines Datenwortes zwischen einem sendenden Gerät und einem empfangenden Gerät an alle Geräte angeschlossen sind, und Paritätsleitungen, die nur mit den Paritätsgeräten verbunden sind und umfassen: eine Paritätsfreigabeleitung zum Übertragen eines Paritätsfreigabesignals von einem sendenden Paritätsgerät, welches angibt, daß das sendende Gerät ein Paritätsgerät ist, eine Paritätsleitung zum Übertragen eines Paritätssignals von einem sendenden Paritätsgerät, welches die Parität eines auf den Datenleitungen übertragenen Wortes am sendenden Paritätsgerät angibt, und eine Paritätsfehlerleitung zum Übertragen eines Paritätsfehlersignals von einem empfangenden Paritätsgerät, welches angibt, ob die Parität des übertragenen Wortes am empfangenden Paritätsgerät die gleiche war wie die Parität des übertragenen Wortes am sendenden Paritätsgerät.
Gemäß einem anderen Merkmal des hier offenbarten Systems ist der Bus synchron und die Paritätsprüfung wird zeitverschachtelt ausgeführt. Ein übertragenes Datenwort wird von dem sendenden Paritätsgerät in einem ersten Buszyklus übertragen, das Paritätsfreigabesignal und das Paritätssignal des übertragenen Datenwortes werden von dem sendenden Paritätsgerät im nächsten Buszyklus übertragen, und wenn von dem empfangenden Gerät ein Paritätsfehler erkannt wird, wird ein Paritätsfehlersignal vom empfangenden Gerät in dem dem nächsten Buszyklus folgenden Buszyklus übertragen.
Die hier offenbarte Busschnittstellenvorrichtung verbindet ein Paritätsgerät mit einem Bus zum Übertragen von Daten zwischen Geräten, zu denen ein oder mehrere Paritätsgeräte und ein oder mehrere Nichtparitätsgeräte gehören. Die Busschnittstellenvorrichtung umfaßt eine mit der Paritätsfreigabeleitung des Busses betriebsmäßig verbundene Paritätsfreigabesignal-Erzeugungseinrichtung, die, wenn das Paritätsgerät ein Datenwort gesendet hat, ein Paritätsfreigabesignal auf die Paritätsfreigabeleitung gibt, welches angibt, daß das sendende Gerät ein Paritätsgerät ist, eine mit Datenleitungen des Busses betriebsmäßig verbundene Paritätserzeugungseinrichtung zum Erzeugen der Parität von Datenwörtern, die vom Paritätsgerät auf die Datenleitungen gebracht oder vom Paritätsgerät von den Datenleitungen empfangen worden sind, eine mit der Paritätserzeugungseinrichtung verbundene und mit einer Paritätsleitung des Busses betriebsmäßig verbundene Paritätssignal-Bereitstellungseinrichtung, die, wenn das Paritätsgerät ein Datenwort gesendet hat, die Parität des gesendeten Datenwortes von der Paritätserzeugungseinrichtung empfängt und ein die empfangene Parität anzeigendes Paritätssignal auf die Paritätsleitung leitet, eine mit der Paritätserzeugungseinrichtung verbundene und der Paritätsleitung betriebsmäßig verbundene, mit der Paritätsfreigabesignalleitung und einer Paritätsfehlerleitung des Busses verbundene Paritätsfehlersignal-Bereitstellungseinrichtung, die, wenn das Paritätsgerät ein von einem anderen Paritätsgerät gesendetes Datenwort empfängt, die Parität des empfangenen Datenwortes von der Paritätserzeugungseinrichtung empfängt und auf das Paritätsfreigabesignal und das Paritätssignal in der Weise reagiert, daß sie die Parität des empfangenen Datenwortes mit der durch das Paritätssignal angegebenen Parität vergleicht und ein Paritätsfehlersignal auf der Paritätsfehlerleitung erzeugt, wenn diese Parität und die Parität des empfangenen Datenwortes nicht übereinstimmen, und eine mit der Paritätsfehlerleitung betriebsmäßig verbundene Paritätsfehlersignal- Empfangseinrichtung, die, wenn das Paritätsgerät ein Datenwort gesendet hat, jedes Paritätsfehlersignal empfängt, das von der Paritätsfehlersignal-Bereitstellungseinrichtung des anderen Paritätsgerätes beim Empfangen des gesendeten Datenwortes erzeugt wird.
Diese und weitere Aufgaben der vorliegenden Erfindung werden vom Fachmann nach Bezugnahme auf die detaillierte Beschreibung einer bevorzugten Ausführungsform und auf die Zeichnungen verstanden, in denen
Fig. 1 ein Überblick über das Paritätsprüfsystem ist;
Fig. 2 ein Zeitdiagramm für das Paritätsprüfsystem ist;
Fig. 3 ein Blockschaltbild einer Busschnittstelle in einem Paritätsgerät im Paritätsprüfsystem ist;
Fig. 4 ein Logikschaltplan der Paritäts-Logik in der Busschnittstelle ist, und
Fig. 5 ein Blockschaltbild einer Systemdiagnose-Schnittstelle in einem Digitalrechnersystem ist, welches das Paritätsprüfsystem verwendet.
Die Bezugszeichen in den Figuren sind dreistellig: die höchstwertige Ziffer ist die Nummer der Figur, in der das betreffende Bauteil zum ersten Mal erscheint; die übrigen zwei Ziffern sind die Bauteilnummer in der Figur. Somit erscheint das mit dem Bezugszeichen 103 bezeichnete Bauteil zum ersten Mal als Bauteil 3 in der Fig. 1.
Die nachstehende detaillierte Beschreibung einer bevorzugten Ausführungsform der vorliegenden Erfindung beginnt mit einem Überblick über die Erfindung und ihre Arbeitsweise, wird fortgesetzt mit einer Beschreibung der Busschnittstelle, die zum Implementieren der vorliegenden Erfindung benutzt wird, und mit einer detaillierten Beschreibung der in der Busschnittstelle benutzten Paritäts-Logik, und endet mit einer Beschreibung eines die Erfindung einschließenden Diagnosesystems.

1. Überblick über die Erfindung: Fig. 1 und 2

Fig. 1 zeigt ein System 101, in dem Paritätsgeräte (PD) 103, die Parität generieren und Paritätsfehler erkennen, mit einem Bus 107 zusammen mit Nichtparitätsgeräten (NPD) 105 verbunden sind, die weder Parität generieren, noch Paritätsfehler erkennen. Bei einer bevorzugten Ausführungsform können die Geräte 103 und 105 mikroprozessorgesteuerte E/A-Steuerungen sein, die E/A-Geräte, z.B. Plattenlaufwerke, Arbeitsstationen oder Kommunikationsanschlüsse mit dem Bus 107 verbinden. Der Bus 107 ist ein Bus zum Übertragen von Daten und/oder Adressen zwischen angeschlossenen Geräten. Der Bus 107 ist mit einer Busschnittstelle in jedem der angeschlossenen Geräte verbunden. Die vorliegende Beschreibung betrifft nur eine Busschnittstelle 104 in den Paritätsgeräten. Bei einer bevorzugten Ausführungsform hat der Bus 107 zwei Hauptkomponenten: Nichtparitätsleitungen 117, die sowohl mit Paritätsgeräten 103 als auch Nichtparitätsgeräten 105 verbunden sind, und Paritätsleitungen 108, die nur mit Paritätsgeräten 103 verbunden sind. Zu den Nichtparitätsleitungen 117 gehören bei einer bevorzugten Ausführungsform Daten/Adressenleitungen (D/A) 119, die Daten, einschließlich Datenwörtern und Adressenwörtern übermitteln, und Steuerleitungen 121, die Steuersignale einschließlich eines Bustaktsignals übertragen. Die Nichtparitätsleitungen 117 sind bei einer bevorzugten Ausführungsform mit einem Grad von Einzelheiten, der für die vorliegende Erfindung ohne Belang ist, in der US-Patentanmeldung Serien- Nr. 750,112 - I/O Structure for an Information Processing System - für Fu et al., eingereicht am 28.6.1985, beschrieben. Die Nichtparitätsleitungen 117 können jedoch unter Benutzung eines beliebigen Synchronbusses, der keine Paritätsleitungen enthält, implementiert werden.
Es sind drei Paritätsleitungen 108 vorhanden. Wenn ein Paritätsgerät 103(1) Daten auf Daten/Adressenleitungen 119 sendet, leiten zwei der Leitungen - Paritätsfreigabe (PEN) 113 und Parität (PAR) 111 - vom sendenden Paritätsgerät generierte Signale. Das von der Paritätsfreigabeleitung 113 übertragene Signal ist ein Paritätsfreigabesignal, das angibt, daß das sendende Paritätsgerät 103(1) Paritätsgenerierung vornimmt; das von der Paritätsleitung 111 übermittelte Signal gibt die Parität des letzten Datenwortes an, das von dem Paritätsgerät 103(1) auf den Daten/Adressenleitungen 119 übertragen wurde. Wenn ein Paritätsgerät 103(2) Daten empfängt, empfängt es auch Signale auf der Paritätsfreigabeleitung 113 und der Paritätsleitung 111, und in Reaktion auf diese Signale und auf die Parität der auf den Daten/Adressenleitungen 119 empfangenen Daten generiert die Busschnittstelle 104 ein Paritätsfehlersignal auf der Paritätsfehlerleitung 109, das angibt, ob die Parität der im Paritätsgerät 103(2) empfangenen Daten die gleiche war wie die, welche von dem auf der Paritätsleitung 111 empfangenen Signal angegeben wurde. Das sendende Paritätsgerät 103 empfängt das Paritätsfehlersignal auf der Paritätsfehlerleitung 109 in der Busschnittstelle 104. Wenn somit in dem vom Paritätsgerät 103(1) auf dem Bus 107 übermittelten Datenwort ein Bit sich während der Übermittlung geändert hat, kann das empfangende Paritätsgerät 103 die Änderung erkennen und das sendende Paritätsgerät 103(1) mittels eines Signals auf der Paritätsfehlerleitung 109 von dem Fehler unterrichten.
Eines oder beide Paritätsgeräte können auf das Erkennen eines Paritätsfehlers reagieren. Beispielsweise kann das empfangende Paritätsgerät 103 auf das Erkennen reagieren, indem es die Daten, in denen der Fehler auftrat, ablehnt, und das sendende Paritätsgerät 103 kann die Daten, in denen der Fehler auftrat, erneut senden. Wie nachstehend näher beschrieben wird, können die Paritätsleitungen 108 außerdem zur Übermittlung von Informationen über Paritätsfehler an das Diagnosesystem des Digitalrechnersystems benutzt werden, in dem der Bus 107 und die Geräte 103 und 105 verwendet werden.
Während der Übertragung eines Datenwortes können die Generierung eines Paritätsfreigabesignals auf der Paritätsfreigabeleitung 113, die Generierung eines Paritätssignals für das übertragene Datenwort auf der Paritätsleitung 111, der Empfang des Datenwortes und der Signale, und die Generierung irgendeines Paritätsfehlersignals auf der Paritätsfehlerleitung 109 alle in einem einzigen Buszyklus stattfinden; die Datenübertragungsrate kann durch "zeitverschachteltes Ausführen" der Paritätsverarbeitung erhöht werden. Bei der zeitverschachtelten Paritätsverarbeitung überlappen die Datenwortübertragung, die Bestimmung der Parität, die Paritätsübermittlung, die Paritätsfehlerprüfung und das Senden des Paritätsfehlersignals. Fig. 2, die ein Zeitdiagramm für das System gemäß Fig. 1 ist, veranschaulicht die zeitverschachtelte Ausführung bei einer bevorzugten Ausführungsform.
Fig. 2 zeigt die zeitliche Steuerung bei einer Zwei-Wort-Daten-Schreiboperation.
Die Arbeitsweise des Busses und der angeschlossenen Geräte 103 oder 105 wird durch das Bustaktsignal (BCK) 201 synchronisiert, das auf einer der Leitungen der CTL 121 übertragen wird. Jede ansteigende Flanke von BCK 201 markiert den Beginn eines neuen Buszyklus (BC 205). Bei der Zwei-Wort-Daten- Schreiboperation werden die Adresse, in welche die Daten zu schreiben sind, und die beiden Datenwörter über Daten/Adressenleitungen in drei aufeinanderfolgenden Buszyklen 205 übermittelt. Die Datenschreiboperation beginnt im Paritätsgerät 103(1), welches die Datenquelle ist. Wenn das Paritätsgerät 103(1) über Daten verfügt, die über den Bus 107 zu übertragen sind, konkurriert es mit anderen Geräten 103 oder 105 um den Zugang zum Bus. Wenn das Gerät 103(1) den Zugang erlangt hat, generiert es ein Busfreigabesignal (BEN) 203, das den Datenausgang auf die D/A-Leitungen 119 steuert. Somit ist gemäß Fig. 2 BEN 203 auf hohem Pegel während drei Buszyklen 205. Während BC 205(1) gibt das Paritätsgerät 103(1) die Adresse auf die Daten/Adressenleitungen 119 aus; während BC 205(2) gibt es das erste Datenwort aus; während BC 205(3) gibt es das zweite Datenwort aus.
Während BC 205(1) berechnet das Paritätsgerät 103(1) ferner die Parität des Adressenausgangs; während BC 205(2) schaltet das Paritätsgerät 103(1) die Paritätsfreigabeleitung (PEN) 113 auf hohen Pegel, um anzugeben, daß es ein Paritätsgerät ist.
Die Parität jedes gesendeten Wortes muß geprüft werden, deshalb bleibt PEN 113 während der nächsten drei Zyklen - oder bis BC 205(4) - auf hohem Pegel. Während BC 205(2) sendet das Paritätsgerät 103(1) ein Paritätssignal auf der Paritätsleitung (PAR) 111, das die Parität der Adresse angibt, die im BC 205(1) auf den Daten/Adressenleitungen 119 gesendet wurde; während BC 205(3) gibt das Paritätsignal die Parität des ersten Datenwortes an; während BC 205(4) gibt das Paritätssignal die Parität des zweiten Datenwortes an; somit wird die Parität eines auf die Daten/Adressenleitungen 119 ausgegebenen Wortes stets auf PAR 111 einen Buszyklus später als das Wort selbst ausgegeben.
Während BC 205(1) empfängt das empfangende Paritätsgerät 103 (2) die Adresse auf den Daten/Adressenleitungen 119. Während BC 205(2) berechnet das empfangende Paritätsgerät 103(2) die Parität der empfangenen Adresse und empfängt ein Paritätsfreigabesignal auf der Paritätsfreigabeleitung 113, das angibt, daß das Paritätsgerät 103(1) ein Paritätsgerät 103 ist, und auf der PAR 111 ein Paritätssignal, das die vom sendenden Paritätsgerät 103(1) berechnete Parität angibt. Während BC 205(3) reagiert das empfangende Paritätsgerät 103(2) auf das Paritätsfreigabesignal durch Vergleichen der übermittelten Parität mit der berechneten Parität und gibt das Vergleichsergebnis auf die Paritätsfehlerleitung (PERR) 109 aus. Das empfangende Paritätsgerät (103(2) verhält sich in gleicher Weise hinsichtlich der folgenden Wörter auf den Daten/Adressenleitungen 119 und der Paritätssignale auf der Paritätsleitung 111, und folglich gibt die Paritätsfehlerleitung 109 im Buszyklus 205(4) an, ob bei dem ersten Datenwort ein Paritätsfehler bestanden hat, und im Buszyklus 205(5), ob ein Paritätsfehler beim zweiten Datenwort bestanden hat, oder stets in dem zweiten Buszyklus 205, der dem Buszyklus 205 folgt, in dem das Wort übertragen wurde.
Zusätzlich zur Angabe eines Paritätsfehlers auf der Paritätsfehlerleitung 109 registriert das empfangende Paritätsgerät 103(2) den Fehler in einem Statusregister; wenn das sendende Paritätsgerät 103(1) auf der Paritätsfehlerleitung 109 ein Signal empfängt, das einen Paritätsfehler anzeigt, registriert auch das Paritätsgerät 103(1) den Fehler in einem Statusregister. Die Statusregister werden bei einer bevorzugten Ausführungsform von Mikroprozessoren überwacht, welche die Paritätsgeräte 103 steuern, und wenn in den Statusregistern ein Paritätsfehler registriert ist, lehnt das empfangende Paritätsgerät 103(2) die empfangenen Wörter ab, während das sendende Paritätsgerät 103(1) die Übertragung wiederholt. Wenn der Fehler nach mehreren neuen Versuchen immer wieder auftritt, können die Mikroprozessoren in den sendenden und empfangenden Paritätsgeräten eine andere Abhilfemaßnahme treffen, z.B. das Melden der Schwierigkeit an andere Systemkomponenten.
Selbstverständlich können Daten auf dem Bus 107 auch übertragen werden zwischen einem Sender, der ein Nichtparitätsgerät 105 ist, und einem Empfänger, der ein Paritätsgerät 103 ist, oder zwischen einem Sender, der ein Paritätsgerät 103 ist, und einem Empfänger, der ein Nichtparitätsgerät 105 ist. Im erstgenannten Fall ist das sendende Nichtparitätsgerät 105 nicht an die Paritätsleitungen 108 angeschlossen; folglich empfängt das empfangende Paritätsgerät 103 niemals ein Paritätsfreigabesignal auf der Paritätsfreigabeleitung 113, vergleicht niemals die Parität des empfangenen Wortes mit dem Paritätssignal auf PAR 111, und erzeugt niemals ein Fehlersignal auf PERR 109. In dem an zweiter Stelle genannten Fall ist das empfangende Nichtparitätsgerät 105 ebenfalls nicht an die Paritätsleitungen 108 angeschlossen und reagiert folglich nicht auf Signale auf der Paritätsleitung 111 oder Paritätsfreigabeleitung 113, noch erzeugt es Signale auf PERR 109. Soweit das sendende Paritätsgerät 103 betroffen ist, treten somit bei Übertragungen an Nichtparitätsgeräte 105 keine Paritätsfehler auf.

2. Detaillierte Beschreibung der Busschnittstelle 104; Fig. 3.

Fig. 3 ist ein Blockschaltbild der Busschnittstelle 104 in einem Paritätsgerät 103. Die Busschnittstelle 104 umfaßt drei Hauptbauteile: einen Bussteuerungsteil (BCTL) 301, der die Wechselwirkung zwischen dem Prioritätsgerät 103 und dem Bus steuert; eine Daten/Adressen-Schnittstelle (D/A IF) 322, welche die Schnittstelle für Daten und Adressen ist, die an oder vom Paritätsgerät 103 gesendet werden, und eine Paritäts-Logik (PARL) 303, welche die Signale für die Paritätsleitungen 108 generiert.
Beginnend mit der Bussteuerung 301: Dieser Teil der Schnittstelle 104 hat vier wichtige Komponenten: eine Busbewilligungs-Logik 307, ein Bussteuerregister 309, eine Zielerkennungs-Logik 311 und Statusregister 315. Die Busbewilligungs- Logik 307 ist mit Prioritätsleitungen in den Steuerleitungen 121 verbunden und reagiert auf ein Sendeanforderungssignal (XREQ) 305 von dem Mikroprozessor, der das Paritätsgerät 103 steuert, und auf den Zustand der Prioritätsleitungen durch Generieren eines Busfreigabesignals 203, wenn das Paritätsgerät 103 auf den Bus 107 zugreifen kann. In das Bussteuerregister 309 sind durch den Mikroprozessor Bit geladen, die Busbefehle bestimmen, welche auf Leitungen in den Steuerleitungen 121 ausgegeben werden, wenn das Busfreigabesignal 203 anzeigt, daß das Paritätsgerät 103 Zugriff auf den Bus 107 hat. Die Zielerkennungs-Logik 311 ist mit den Steuerleitungen 121 verbunden. Die Logik 311 überwacht Leitungen in den Steuerleitungen 121, um zu bestimmen, ob das Paritätsgerät 103 der Empfänger einer Übertragung auf dem Bus 107 ist; wenn ja, generiert die Logik 311 ein Empfangsfreigabesignal 313.
Das Statusregister 315 enthält Zustandsinformationen, die durch den Mikroprozessor, der die Operation des Paritätsgeräts 103 steuert, setzbar und lesbar sind. Drei Bit im Statusregister sind im vorliegenden Zusammenhang von besonderem Interesse. Das Geräteparitäts-Freigabebit (DPEN) 316 gibt an, ob das Gerät 103 ein Paritätsgerät ist, und ist die Quelle eines Geräteparitäts-Freigabesignals 317. Ein Sendeparitätsfehler (XPERR) 319 wird gesetzt, wenn das Paritätsgerät 103 ein Wort gesendet und vom Empfänger auf den PERR-Leitungen 109 ein Paritätsfehlersignal empfangen hat. Ein Empfangsparitätsfehler (RPERR) 321 wird gesetzt, wenn das Paritätsgerät 103 ein Wort empfangen und einen Paritätsfehler erkannt hat. Wenn bei einer bevorzugten Ausführungsform das XPERR 319 oder das RPERR 321 einen Paritätsfehler nach einer Übertragung oder nach einem Empfang von Daten angibt, rücksetzt der die Operation des Paritätsgerätes 103 steuernde Mikroprozessor XPERR 319 oder RPERR 321 im Verlaufe der Verarbeitung des Paritätsfehlers.
Weiter mit der Daten/Adressen-Schnittstelle 322: Dieser Teil der Busschnittstelle 104 umfaßt Register, die mit Daten/Adressen-Leitungen 119 des Busses 107 verbunden sind. Die Register dienen zur Speicherung von Daten oder Adressen, die auf Daten/Adressenleitungen 119 übertragen oder von ihnen empfangen wurden. Bei einer bevorzugten Ausführungsform sind getrennte Register zum Senden und Empfangen von Daten vorgesehen. Ein D/AX-Register 325 enthält Daten oder Adressen, die in Antwort auf ein Busfreigabesignal 203 auf den Bus 107 ausgegeben werden; ein D/AR-Register 323 enthält Daten, die in Antwort auf ein Empfangsfreigabesignal 313 in das Register geschrieben werden.
Schließlich umfaßt die Paritäts-Logik 303 nachstehend genannte Komponenten: Eine Sende-PEN-Logik (XPENL) 339 erzeugt das Paritätsfreigabesignal auf der Paritätsfreigabeleitung 113, wenn das Gerät 103 Wörter auf dem Bus sendet. Die XPENL 339 erzeugt das Paritätsfreigabesignal in Reaktion auf ein Geräteparitäts-Freigabesignal 317, das angibt, daß das Gerät 103 ein Paritätsgerät ist, und auf das Busfreigabesignal 203. Die XPENL 339 enthält ferner einen Zwischenspeicher zum Verzögern des Paritätsfreigabesignals, so daß es auf die PEN-Leitung 113 einen Buszyklus 205 später als die Aktivierung des Busfreigabesignals 203 ausgegeben wird, und das gesendete Wort wird auf den Bus 107 gegeben. Eine Eingabeparitätsfehler-Logik (IPERRL) 337 ist mit der Paritätsfehlerleitung 109 verbunden. Wenn das Gerät 103 an ein anderes Paritätsgerät 103 sendet und das empfangende Paritätsgerät 103 ein Paritätsfehlersignal auf die PERR 109 generiert, erkennt die IPERRL 337 den Fehler und setzt den XPERR 319 in den Statusregistern 315. Die Operation der IPERRL 337 wird durch das Paritätsfreigabesignal aktiviert, das von der XPENL 339 auf die PEN- Leitung 113 ausgegeben wird. Ein Zwischenspeicher in der IPERRL 337 hält den Wert des Paritätsfreigabesignals bis einen Buszyklus 205 nach der Ausgabe des Paritätsfreigabesignals auf den Bus 107 zurück.
Mit Daten/Adressen-Leitungen 119 ist ein Paritätsgenerator (PGEN) 327 verbunden und generiert einen Paritätswert für jedes Wort, das vom Paritätsgerät 103 gesendet oder in ihm empfangen wird. Der PGEN 327 gibt den Paritätswert auf GPAR 328. Bei einer bevorzugten Ausführungsform enthält PGEN 327 einen Zwischenspeicher, der die Ausgabe des Paritätswertes für ein bestimmtes Wort auf GPAR 328 bis einen Buszyklus 205 nach der Ausgabe des Wortes auf den Bus 108 oder Empfang des Wortes vom Bus 107 verzögert. Der Ausgang vom PGEN 327 wird in einer Sendeparitäts-Logik (XPARL) 329 und einer Paritätsfehler-Logik (PERRL) 330 empfangen. Die Freigabe der Sendeparitäts-Logik 329 zum Ausgeben des vom PGEN 327 empfangenen Paritätswertes auf die Paritätsleitung 111 geschieht durch das Paritätsfreigabesignal, das die XPENL 339 auf einer Leitung 344 ausgibt. Das Paritätssignal erscheint somit auf der Paritätsleitung 111 im selben Buszyklus wie das Paritätsfreigabesignal.
Die Paritätsfehler-Logik 330 erkennt Paritätsfehler und generiert das Paritätsfehlersignal auf den Paritätsfehlerleitungen 109. Zu den Komponenten der Paritätsfehler-Logik 330 gehören eine Eingabeparitätsfreigabe-Logik (IPENL) 336, ein Eingabeparitäts-Zwischenspeicher (IPARL) 333, ein Zwischenspeicher für generierte Parität (GPARL) 331 und ein Paritätsvergleicher (PCOMP) 335. Die Eingabeparitätsfreigabe-Logik ist mit der Paritätsfreigabeleitung 113 verbunden und weist einen Zwischenspeicher auf, der den Wert des auf dieser Leitung empfangenen Paritätsfreigabesignals zurückhält.
Der Eingabeparitäts-Zwischenspeicher 333 ist ein Zwischenspeicher, der mit der Paritätsleitung 111 verbunden ist, den gegenwärtigen Wert des Paritätssignals auf dieser Leitung empfängt und speichert, und den gespeicherten Wert an den Paritätsvergleicher 335 ausgibt. Der Zwischenspeicher für generierte Parität 331 ist ein Zwischenspeicher, der den Wert auf GPAR 328 zurückhält und den gespeicherten Wert an den Paritätsvergleicher 335 ausgibt. Der Paritätsvergleicher 335 wird durch ein Signal von der IPENL 336 und vom Empfangsfreigabesignal 313 aktiviert, wenn das Paritätsgerät 103 Wörter auf Daten/Adressenleitungen 109 empfängt und die IPENL 336 ein Paritätsfreigabesignal auf PEN 113 empfangen hat. Der Paritätsvergleicher 335 vergleicht die Ausgänge von IPARL 333 und GPARL 331, und wenn sie verschieden sind, d.h. wenn sich die Parität des Datenwortes im Verlaufe der Übertragung verändert hat, gibt er das Paritätsfehlersignal auf PERR 109 aus.
Wenn das Paritätsgerät 103 Daten sendet, ist die Arbeitsweise der Busschnittstelle 104 folgende: Bevor die Übermittlung beginnt, wird das D/AX 325 mit den zu übertragenden Wörtern geladen, und die Sendeanforderung 305 wird aktiviert. Wenn die Busbewilligungs-Logik 307 bestimmt, daß das Paritätsgerät 103 Zugang zum Bus 107 bekommen kann, generiert die Busbewilligungs-Logik 307 ein Busfreigabesignal 203. In Reaktion auf dieses Signal gibt ein Bussteuerregister 309 einen Busbefehl auf die Steuerleitungen 121, und das D/AX 325 gibt das erste zu übermittelnde Wort auf die Daten/Adressenleitungen 119. Bei der Ausgabe des Wortes generiert der PGEN 327 die Parität des Wortes, die nach einem Buszyklus auf GPAR 328 erscheint. Zur gleichen Zeit gibt die XPENL 339 das Paritätsfreigabesignal auf die Paritätsfreigabeleitung 113, und die XPARL 329 gibt den Paritätswert auf die Paritätsleitung 111. Zwei Buszyklen nach der Ausgabe des ersten Wortes wird eine IPERRL 337 zum Empfangen eines Paritätsfehlersignals aktiviert, das dem Wort auf der PERR 109 entspricht. Wenn ein solches Signal empfangen wird, wird der XPERR 319 gesetzt und widerspiegelt diesen Umstand. Betrifft eine Übertragung mehr als ein Wort, arbeitet das sendende Paritätsgerät 103 bei jedem übertragenen Wort in der vorstehend beschriebenen Weise.
Wenn das Paritätsgerät 103 Daten empfängt, ist die Arbeitsweise der Busschnittstelle 104 folgende: Wenn ein Wort an das Gerät 103 gesendet wird, wird dieser Umstand von der TDL 311 erkannt, die ein Empfangsfreigabesignal 313 ausgibt. Während des ersten Zyklus der Übertragung geht das empfangene Wort zum D/AR 323 und zum PGEN 327. Im zweiten Zyklus generiert PGEN 327 die Parität für die empfangenen Daten auf GPAR 328. In diesem gleichen Zyklus hat die IPARL 333 den vom sendenden Paritätsgerät 103 übermittelten Paritätswert auf der Paritätsleitung 111 empfangen, und die IPENL 336 hat das Paritätsfreigabesignal empfangen, welches das sendende Paritätsgerät 103 auf der Paritätsfreigabeleitung 113 übermittelt hat. Während des dritten Zyklus nach Beginn der Übertragung wird der PCOMP 335 in Reaktion auf ein REN 313 und ein von der IPENL 336 generiertes Signal aktiviert und führt den Vergleich aus und gibt das Ergebnis über die Leitung 340 an die Paritätsfehlerleitung 109 aus. Zeigt das Ergebnis einen Fehler an, wird der RPERR 321 weiter gesetzt, um den Fehler anzuzeigen. Ein Paritätsgerät 103, das mehr als ein Wort empfängt, arbeitet bei jedem empfangenen Wort in der gerade beschriebenen Weise.

3. Detaillierte Beschreibung der Paritätslogik 303; Fig. 4

Fig. 4 ist ein Logikschaltplan mit der Darstellung einer derzeit bevorzugten Ausführungsform der Paritäts-Logik 303. Wie weiter oben beschrieben, empfängt die Paritäts-Logik 303 ein Busfreigabesignal 203, ein Empfangsfreigabesignal 313 und ein Geräteparitäts-Freigabesignal 317 als Steuereingänge, empfängt Daten und Adressen vom Daten/Adressenbus 119, ein Taktsignal von den Steuerleitungen 121 sowie Paritäts-, Paritätsfreigabe- und Paritätsfehlersignale von den Paritätsleitungen 108 und gibt solche an letztere ab. Zusätzlich zu AND-Gliedern 407, 409, 413, 415, 419 und 423, einem XOR-Glied 411 und einem NOR-Glied 421, enthält die Paritäts-Logik 303 einen Datenzwischenspeicher 401, der Daten von den Daten/Adressenleitungen 119 empfängt, ein Paritätsnetzwerk 403, das die im Zwischenspeicher 401 gespeicherten Daten empfängt, ihre Parität bestimmt und das Ergebnis als GPAR 328 ausgibt, Zwischenspeicher 405, welche die Zwischenspeicher enthalten, die für die Bereitstellung ordnungsgemäßer Signalzeitsteuerung benutzt werden, und einen Sender/Empfänger (XCVR) 417, der sowohl Signale von den Paritätsleitungen 108 empfängt als auch Signale auf diese Leitungen ausgibt. Der XCVR 417 bringt den Wert jedes aktiven Eingangs, den er von dem Paritätsgerät 103 empfängt, auf die entsprechende Paritätsleitung 108; wenn der Eingang nicht aktiv ist, aber die entsprechende Paritätsleitung es ist, bringt der XCVR 417 den Wert der Paritätsleitung in das Paritätsgerät 103. Daten werden mit einem Takt sowohl in den Datenzwischenspeicher 401 als auch in die Zwischenspeicher 405 in Reaktion auf ansteigende Flanken des Taktsignals 201 eingeschrieben.
Die Paritäts-Logik 303 arbeitet in der nachstehend beschriebenen Weise: Wann immer ein Wort auf den Daten/Adressenleitungen 119 erscheint, reagiert der Datenzwischenspeicher 401 auf das Bustaktsignal 201 durch Zwischenspeichern des Wortes. Während des Buszyklus 205, in dem die Daten zwischengespeichert wurden, berechnet das Paritätsnetzwerk 403 die Parität des zwischengespeicherten Wortes und gibt das Ergebnis auf GPAR 328 aus. Bei Beginn des nächsten Buszyklus wird das Ergebnis innerhalb der Zwischenspeicher 405 im XPAR zwischengespeichert, der somit stets die Parität des Wortes enthält, das im vorangehenden Buszyklus 205 auf den Daten/Adressenleitungen 119 erscheinen soll.
Wenn das Paritätsgerät 103 Daten sendet, wurde das Wort, das auf den Daten/Adressenleitungen 119 erschien, vom Paritätsgerät 103 gesendet. Auch in diesem Falle sind das Busfreigabesignal 203 und das Geräteparitäts-Freigabesignal 317 beide aktiv. In Reaktion auf diese Signale ist der Ausgang des AND- Gliedes 409 aktiv. Der Ausgang des AND-Gliedes 409 wird innerhalb der Zwischenspeicher 405 im XPEN zu Beginn des Zyklus zwischengespeichert, der dem Zyklus folgt, in dem die Daten übertragen wurden. Zu diesem Zeitpunkt überträgt der Ausgang des PNET 403 - GPAR 328 - die Parität des gesendeten Wortes. Das AND-Glied 415 hat als seine Eingänge die Leitung 328 - der Ausgang von PNET 403 - und die Leitung 344 - der Ausgang von XPEN. Wenn die Leitung 344 aktiv ist, was anzeigt, daß das Paritätsgerät 103 ein Paritätsgerät ist, wird der Ausgang des AND-Gliedes 415 - die Leitung 334 - während des Zyklus nach Übertragung der Daten durch den Wert der Leitung 328 bestimmt, d.h. durch die Parität der gesendeten Daten. Die Leitung 334 ist mit dem XCVR 417 verbunden, der den Paritätswert auf PAR 111 überträgt. Der Ausgang von XPEN - die Leitung 344 - ist ferner mit dem XCVR 417 verbunden, der den Wert von XPEN als das Paritätsfreigabesignal auf die Leitung 113 überträgt. Da XPEN durch den Ausgang des Gliedes 409 gesetzt wird, wird die Leitung 344 inaktiv einen Buszyklus nach Inaktivwerden des Busfreigabesignals 203.
Während der Übertragung von Daten ist das Empfangsfreigabesignal 313 inaktiv. Folglich hat das AND-Glied 407 einen inaktiven Ausgang, und der Zwischenspeicher DVBM in den Zwischenspeichern 405 ist auf niedrigen Pegel gesetzt. Bei Beginn des nächsten Buszyklus nach dem Einstellen von DVBM auf niedrigen Pegel, wird auch DDVBM auf niedrigen Pegel gesetzt. Der Ausgang dieses Zwischenspeichers dient als Eingang in das AND-Glied 413, dessen Ausgang das Paritätsfehlersignal auf der Leitung 340 ist. Solange somit das Paritätsgerät 103 sendet, ist die Leitung 340 inaktiv. Tritt in der Übertragung ein Paritätsfehler auf, empfängt das sendende Paritätsgerät 103 ein Paritätsfehlersignal auf der Paritätsfehlerleitung 109. Da die Leitung 340 inaktiv ist, steuert das Paritätsfehlersignal auf der Leitung 109 die Leitung 342 an, die ein Eingang in das AND-Glied 419 ist. Der andere Eingang des AND- Gliedes 419 ist der Zwischenspeicher DXPEN, der gesetzt und rückgesetzt wird einen Buszyklus nach dem Setzen des Zwischenspeichers XPEN. Somit kann das Paritätsgerät 103 ein Paritätsfehlersignal im dritten Zyklus nach Beginn der Übertragung erhalten. Wenn, an dieser Stelle, die PERR-Leitung 109 aktiv ist, also einen Paritätsfehler angibt, ist der Ausgang des AND-Gliedes 419 aktiv und der Ausgang des NOR-Gliedes 421 ist inaktiv. Der Ausgang dieses Gliedes ist der umgekehrte Wert von RPERR 321 - NOT RPERR - und geht zum AND- Glied 423 und, nach Umkehrung in RPERR 321, in das Statusregister 315. Das AND-Glied 423 empfängt auch MOT XPERRI, den umgekehrten Wert von XPERR 319, und gibt NOT XPERRO aus, das umgekehrt und in XPERR 319 gespeichert wird. Wenn folglich XPERR 319 nicht gesetzt ist und das Paritätsgerät 103 nicht sendet, führt ein Empfangsparitätsfehler dazu, daß NOT XPERRO inaktiv ist, was XPERR 319 setzt. Sobald XPERR gesetzt ist, bleibt NOT XPERRI inaktiv, bis der Mikroprozessor XPERR 319 rücksetzt.
Wenn das Paritätsgerät 103 Daten empfängt, sind NOT BEN 203, REN 313 und DPENS 317 alle aktiv. Folglich ist der Ausgang vom AND-Glied 407 aktiv und setzt den Zwischenspeicher DVBM. Einen Buszyklus 205 später wird der Zwischenspeicher DDVBM durch den Zwischenspeicher DVBM gesetzt. Zur gleichen Zeit ist BEN 203 inaktiv und rücksetzt den Zwischenspeicher XPEN, der seinerseits die Leitungen 334 und 340 inaktiv hält, so daß das empfangende Paritätsgerät 103 auf die Leitungen PEN 113 bzw. PAR 111 keine Paritätsfreigabe- oder Paritätssignale ausgibt. Wenn unter diesen Umständen das Paritätsfreigabesignal vom sendenden Paritätsgerät 103 auf der PEN-Leitung 113 erscheint, wird es von XCVR 417 auf die Leitung 338 ausgegeben, wodurch der Zwischenspeicher IPEN in den Zwischenspeichern 405 gesetzt wird. Wenn das Paritätssignal auf der PAR- Leitung 111 erscheint, wird es in ähnlicher Weise von XCVR 417 auf die Leitung 332 ausgegeben, wodurch der Zwischenspeicher IPAR in den Zwischenspeichern 405 gesetzt wird. Diese Zwischenspeicher werden in dem Buszyklus 205 gesetzt, der dem Zyklus folgt, in dem die Daten übermittelt wurden. Wie weiter oben erläutert, wird der Zwischenspeicher XPAR in demselben Buszyklus auf den Paritätswert für das im Paritätsgerät 103 empfangene Wort gesetzt. Zu Beginn des nächsten folgenden Zyklus ist somit DDVBM gesetzt, IPEN ist gesetzt, IPAR enthält den auf der Paritätsleitung 111 empfangenen Paritätswert, und XPAR enthält den auf der Basis des empfangenen Wortes berechneten Wert. Die Ausgänge von DDVBM und IPEN dienen als Eingänge in das AND-Glied 413. Der dritte Eingang kommt vom XOR-Glied 411, dessen Eingänge IPAR und XPAR sind. Wenn IPAR und XPAR nicht denselben Wert haben, was nur dann möglich ist, wenn ein Paritätsfehler vorliegt, ist der Ausgang des XOR-Gliedes 411 aktiv, und der Ausgang des AND-Gliedes 413 - die Leitung 340 - ist aktiv, wodurch ein Paritätsfehlersignal auf der PERR 109 generiert wird und XPERR 319 und RPERR 321 gesetzt werden, wie weiter oben beschrieben wurde.

5. Ein das Paritätsprüfsystem enthaltendes Diagnosesystem: Fig. 5

Das Paritätsprüfsystem wird bei einer bevorzugten Ausführungsform in einem Digitalrechnersystem des in der obenerwähnten US-Patentanmeldung Serien-Nr. 750.112 beschriebenen Typs verwendet. Die Verwendung der Erfindung in einem solchen System ist in Fig. 5 dargestellt. Gemäß dieser Figur sind zwei Busse vorhanden: ein Systembus (SB) 501, der Nicht-E/A- Komponenten des Systems verbindet, und der Datenleitungen 503, Adressenleitungen 505 und Steuerleitungen 507 umfaßt, und der Bus 107, der E/A-Komponenten des Systems verbindet. Der Systembus 501 und der Bus 107 sind miteinander durch eine Systembusschnittstelle (SBI) 509 verbunden, die Übertragungen auf dem Bus 107 annimmt, die für an den Systembus 501 angeschlossene Komponenten bestimmt sind und bringt sie in die für die Übertragung auf dem Bus 501 ordnungsgemäße Form, und nimmt Übertragungen auf dem Systembus 501 an, die für ein E/A-Gerät bestimmt sind, das an den Bus 107 angeschlossen ist, und bringt sie in die für die Übertragung auf dem Bus 107 ordnungsgemäße Form.
Wenn beispielsweise ein Gerät 103 oder 105 in den mit dem Systembus 501 verbundenen Systemspeicher schreibt, empfängt die Systembusschnittstelle 509 die von dem Gerät auf den Bus 107 übertragene Adresse und zwei Wörter und gibt einen entsprechenden Speicherbefehl aus, in den die Adresse und die beiden Wörter eingegliedert sind.
Die Systembusschnittstelle 509 ist auch mit einer Systemkonsole 519 verbunden, die eine mikroprozessor-gesteuerte Konsole zum Erkennen, Fehlersuchen und, im möglichen Maße, Korrigieren von Systemfehlern ist. Die Verbindung geschieht durch einen Bus für serielle Übertragung, der drei Teile hat: Leitungen 521 für serielle Datenübertragung, die Daten zwischen der Systemkonsole 519 und anderen Systemkomponenten übertragen, Steuerleitungen 523, die angeben, welche Aktion mit den Daten auszuführen ist, und eine Unterbrechungsleitung 525, die der Systemkonsole 519 anzeigt, daß eine Komponente des Systems einen Eingriff erfordert.
Wie andere Geräte am Bus 107 kann die Systembusschnittstelle ein Paritätsgerät 103 oder ein Nichtparitätsgerät 105 sein. Die in Fig. 5 dargestellte Systembusschnittstelle 509 ist ein Paritätsgerät. Sie ist somit an die Paritätsfehlerleitung 109, die Paritätsleitung 111 und die Paritätsfreigabeleitung 113 angeschlossen und erzeugt Signale auf diesen Leitungen und reagiert auf Signale auf diesen Leitungen in derselben Weise, wie weiter oben für Paritätsgeräte 103 beschrieben wurde. Sie verfügt deshalb über eine Paritäts-Logik 528, die der Paritäts-Logik 303 entspricht, und über ein Statusregister 518, das dem Statusregister 315 entspricht. Im Statusregister 518 entspricht XPERR 513 funktionsmäßig dem XPERR 319 und RPERR 517 dem RPERR 321. Wenn folglich ein Paritätsfehler auftritt, während die Systembusschnittstelle 509 Daten an ein anderes Paritätsgerät 103 sendet oder Daten von einem solchen Gerät 103 empfängt, wird je nach Fehler XPERR 513 oder RPERR 517 gesetzt. Außerdem enthält das Statusregister 518 ein weiteres Register -Busparitätsfehler BPERR 511 - das gesetzt wird, wann immer ein an den Bus 107 angeschlossenes Paritätsgerät 103 einen Paritätsfehler erkennt. Die Logik, die BPERR 511 setzt, ist in der Paritäts-Logik 528 als AND-Glied 529 dargestellt. Die Logik setzt BPERR 511, wann immer einem Paritätsfreigabesignal auf PEN 113 im nächsten Buszyklus 205 ein Paritätsfehlersignal auf der Paritätsfehlerleitung 109 folgt.
Wenn von BPERR 511, XPERR 513 oder RPERR 517 eines gesetzt ist, reagiert hierauf eine Unterbrechungs-Logik (INTL) 527 durch Generieren eines Unterbrechungssignals auf der Unterbrechungsleitung 525. Die Systemkonsole 519 reagiert auf die Unterbrechungsleitung durch Bereitstellen eines Befehls auf Befehlsleitungen 523, auf welchen die Systembusschnittstelle 509 durch serielles Ausgeben des Inhalts vom Statusregister 518 an die Systemkonsole 519 reagiert. Die Systemkonsole 519 liest den Inhalt, führt die notwendigen Aktionen aus und rücksetzt im Falle von BPERR 511, XPERR 513 und RPERR 517 die Register durch Neuladen derselben über den Bus für serielle Datenübertragung 521. Die Diagnoseschnittstelle ermöglicht es somit der Systemkonsole 519, Paritätsfehler zu erkennen und zu verarbeiten, die beliebige zwei an den Bus 107 angeschlossene Paritätsgeräte 103 betreffen.

6. Schlußbemerkung

Die vorstehende detaillierte Beschreibung einer bevorzugten Ausführungsform hat gezeigt, wie ein Fachmann ein System konstruieren und benutzen kann, in dem Paritätsgeräte zusammen mit Nichtparitätsgeräten an einen Bus angeschlossen sind, und wie ein solches System in einem Rechnersystem verwendet werden kann, das eine Systemkonsole zum Erkennen, Fehlersuchen und Verarbeiten von Systemfehlern aufweist. Zu den Vorteilen des hier offenbarten Systems gehören folgende:
Geräte, die Parität generieren und Paritätsfehler erkennen und solche Geräte, die dies nicht tun, können am selben Bus benutzt werden.
Die Paritätsprüfung ist zeitverschachtelt und greift somit nicht störend in die Geschwindigkeit der Busoperation ein.
Das Erkennen eines Paritätsfehlers durch irgendein an den Bus angeschlossenes Gerät kann einer diagnostischen Systemkonsole angezeigt werden.

Claims

1. Digitalrechnersystem (101) mit einem Bus (107) zum Übertragen von Daten zwischen Geräten (105, 103), zu denen zwei oder mehr Paritätsgeräte (103) und ein oder mehr Nichtparitätsgeräte (105) gehören,

wobei der Bus umfaßt:

eine oder mehrere an alle Geräte angeschlossene Datenleitungen (119) zum Übertragen eines Wortes der Daten zwischen einem sendenden und einem empfangenden der Geräte, und Paritätsleitungen (108), die nur mit den Paritätsgeräten (103) verbunden sind,

wobei die Paritätsleitungen (108) umfassen:

eine Paritätsfreigabeleitung (113) zum Übertragen eines Paritätsfreigabesignals von einem sendenden Paritätsgerät, welches angibt, daß das sendende Gerät ein Paritätsgerät ist, und

eine Paritätsleitung (111) zum Übertragen eines Paritätssignals von einem sendenden Paritätsgerät, welches die Parität eines auf den Datenleitungen (119) übertragenen Wortes am sendenden Paritätsgerät angibt,

dadurch gekennzeichnet, daß

die genannten Paritätsleitungen ferner umfassen:

eine Paritätsfehlerleitung (109) zum Übertragen eines Paritätsfehlersignals von einem empfangenden Paritätsgerät, welches angibt, ob die Parität des übertragenen Wortes am empfangenden Paritätsgerät die gleiche war wie die Parität des übertragenen Wortes am sendenden Paritätsgerät,

wobei der genannte Bus ferner eine mit allen Geräten verbundene Bustaktleitung (201) zum Bereitstellen eines Bustaktsignals für die zeitliche Zyklusteuerung des Busses (107) aufweist,

und wobei das genannte sendende Paritätsgerät (103)

ein Datenwort auf die Datenleitungen (119) in einem ersten der Buszyklen zu bringen vermag,

das Paritätsfreigabesignal auf die Paritätsfreigabeleitung (113) in einem zweiten der Buszyklen zu bringen vermag, der dem ersten der Buszyklen unmittelbar folgt, das Paritätssignal auf die Paritätsleitung (111) im zweiten der Buszyklen zu bringen vermag, und gegebenenfalls das Paritätsfehlersignal auf der Paritätsfehlerleitung (109) in einem dritten der Buszyklen zu empfangen vermag, der dem zweiten der Buszyklen unmittelbar folgt.

2. System nach Anspruch 1,

gekennzeichnet durch den Umstand, daß jedes der Paritätsgeräte (103) eine mit der Paritätsfreigabeleitung (113) verbundene Paritätsfreigabesignal-Erzeugungseinrichtung (339) aufweist, die, wenn das Paritätsgerät das Datenwort sendet, das Paritätsfreigabesignal im zweiten der Buszyklen erzeugt, eine mit den Datenleitungen (119) verbundene Paritätserzeugungseinrichtung (327), die, wenn das Paritätsgerät das genannte Datenwort sendet, die Parität des gesendeten Datenwortes im ersten der Buszyklen erzeugt und beim Empfangen des genannten Datenwortes durch das Paritätsgerät die Parität des empfangenen Datenwortes im zweiten der Buszyklen erzeugt, eine mit der Paritätserzeugungseinrichtung (327) und mit der Paritätsleitung (111) verbundene Paritätssignal-Bereitstellungseinrichtung (329), die, wenn das Paritätsgerät das Datenwort gesendet hat, die Parität des gesendeten Wortes von der Paritätserzeugungseinrichtung (327) empfängt und das Paritätssignal auf die Paritätsleitung (111) im zweiten der Buszyklen leitet, und

eine mit der Paritätserzeugungseinrichtung (327) und der Paritätsleitung (111) sowie mit der Paritätsfehlerleitung (109) verbundene Paritätsfehlersignal-Bereitstellungseinrichtung (330) , die,

beim Empfang des Datenwortes durch das Paritätsgerät die Parität des empfangenen Datenwortes von der Paritätserzeugungseinrichtung (327) empfängt, das Paritätssignal empfängt, die durch das Paritätssignal angegebene Parität und die von der Paritätserzeugungseinrichtung (327) erhaltene Parität vergleicht und

das Paritätsfehlersignal im dritten der Buszyklen erzeugt.

3. System nach Anspruch 2, gekennzeichnet durch den Umstand, daß jedes der Paritätsgeräte (103) ferner umfaßt:

eine Einrichtung (319) zum Speichern eines Sendeparitätsfehlerbits, welches gesetzt wird, wenn das Paritätsgerät das sendende Gerät ist und das Paritätsfehlersignal einen Paritätsfehler anzeigt, und

eine Einrichtung (321) zum Speichern eines Empfangsparitätsfehlerbits, welches gesetzt wird, wenn das Paritätsgerät das empfangende Gerät ist und das genannte Paritätsfehlersignal erzeugt, das angibt, daß die Parität des übertragenen Wortes am empfangenden Paritätsgerät nicht die gleiche war wie die Parität des übertragenen Wortes am sendenden Paritätsgerät.

4. Schnittstellenvorrichtung eines Paritätsgerätes (103) in einem System nach einem der Ansprüche 1 bis 3 zum Anschließen des Paritätsgerätes (103) an den Bus (107),

gekennzeichnet durch eine mit der Paritätsfreigabeleitung (113) des Busses (107) verbundene Paritätsfreigabesignal-Erzeugungseinrichtung (339), die, wenn das Paritätsgerät (103) das genannte Datenwort auf Datenleitungen (119) des Busses (107) geleitet hat, das genannte Paritätsfreigabesignal auf die Paritätsfreigabeleitung (113) leitet, welches angibt, daß das sendende Gerät ein Paritätsgerät ist,

eine mit den Datenleitungen (119) des Busses (107) verbundene Paritätserzeugungseinrichtung (327) zum Erzeugen der Parität von Datenwörtern, die vom Paritätsgerät auf die Datenleitungen gebracht oder vom Paritätsgerät von den Datenleitungen empfangen worden sind,

eine mit der Paritätserzeugungseinrichtung (327) und der Paritätsleitung (111) des Busses verbundene Paritätssignal-Bereitstellungseinrichtung (329), die, wenn das Paritätsgerät das genannte Datenwort gesendet hat, die Parität des gesendeten Datenwortes von der Paritätserzeugungseinrichtung empfängt und das genannte, die empfangene Parität anzeigende Paritätssignal auf die Paritätsleitung (111) leitet, eine mit

der Paritätserzeugungseinrichtung (327),

der Paritätsleitung (111),

der Paritätsfreigabesignalleitung (113) und

der Paritätsfehlerleitung (109) des Busses (107)

verbundene Paritätsfehlersignal-Bereitstellungseinrichtung (330), die, wenn das Paritätsgerät (103) das genannte, von einem anderen Paritätsgerät (103) gesendete Datenwort empfängt, die Parität des empfangenen Datenwortes von der Paritätserzeugungseinrichtung (327) empfängt und auf das Paritätsfreigabesignal (113) und das Paritätssignal (111) in der Weise reagiert, daß sie die Parität des empfangenen Datenwortes mit der durch das Paritätssignal angegebenen Parität vergleicht, um das genannte Paritätsfehlersignal zu erzeugen und auf die Paritätsfehlerleitung (109) zu bringen, wenn die angegebene Parität und die Parität des empfangenen Datenwortes nicht übereinstimmen, und

eine mit der Paritätsfehlerleitung (109) verbundene Paritätsfehlersignal-Empfangseinrichtung (337), die, wenn das Paritätsgerät (103) das genannte Datenwort gesendet hat, jedes Paritätsfehlersignal empfängt, das von der Paritätsfehlersignal-Bereitstellungseinrichtung (330) des anderen Paritätsgerätes (103) beim Empfangen des gesendeten Datenwortes erzeugt wird.

5. Schnittstellenvorrichtung nach Anspruch 4,

dadurch gekennzeichnet, daß jedes Paritätsgerät (103) mit der Bustaktleitung (201) verbunden ist und auf diese anspricht, um

a) das Datenwort vom Bus (107) während des genannten ersten Buszyklus zu empfangen,

b) das Paritätsfreigabesignal und das Paritätssignal vom Bus (107) während des genannten, dem ersten Buszyklus unmittelbar folgenden zweiten Buszyklus zu empfangen,

c) falls notwendig, das Paritätsfehlersignal zu erzeugen und das erzeugte Paritätsfehlersignal auf die Paritätsfehlerleitung (109) während des genannten, dem zweiten Buszyklus unmittelbar folgenden dritten Buszyklus zu leiten.

6. Schnittstellenvorrichtung nach Anspruch 4 oder 5,

dadurch gekennzeichnet, daß das Paritätsgerät (103) umfaßt:

eine Einrichtung (321) zum Speichern eines Empfangsparitätsfehlerbits, welches gesetzt wird, wenn das Paritätsgerät das empfangende Gerät ist und das genannte Paritätsfehlersignal erzeugt, das angibt, daß die Parität des übertragenen Wortes am empfangenden Paritätsgerät nicht das gleiche war wie die Parität des übertragenen Wortes am sendenden Paritätsgerät.

7. Schnittstellenvorrichtung nach Anspruch 4 oder 5,

dadurch gekennzeichnet, daß das genannte Digitalrechnersystem (101) ferner einen Systembus (501), eine Systemkonsole (519) und einen Bus für serielle Datenübertragung (521, 523, 525), der mit der Systemkonsole (519) verbunden ist, aufweist,

der Bus für serielle Datenübertragung eine Datenleitung für serielle Übertragung (521), eine Steuerleitung (523) und eine Unterbrechungsleitung (525) umfaßt,

das Paritätsgerät (103) ein mit dem Bus (107), dem Systembus (501) und dem Bus für serielle Datenübertragung (521, 523, 525) betriebsmäßig verbundenes Systembus-Schnittstellengerät (509) zum Anschließen des Busses an den Systembus ist, das Systembus-Schnittstellengerät (509) ferner eine Einrichtung (511) zum Speichern eines Busparitätsfehlerbits aufweist, das gesetzt wird, um einen Busparitätsfehler anzuzeigen, wann immer die Paritätsfehlerleitung (109) ein Paritätsfehlersignal leitet, welches angibt, daß die Parität des genannten übertragenen Datenwortes am genannten empfangenden Paritätsgerät nicht die gleiche war wie die Parität des übertragenen Wortes am sendenden Paritätsgerät,

die Einrichtung (511) zum Speichern des Busparitätsfehlerbits mit der Datenleitung für serielle Übertragung (521) verbunden ist und in Reaktion auf Signale auf der Steuerleitung (523) den Wert des Busparitätsfehlerbits auf die Datenleitung für serielle Übertragung (521) ausgibt,

eine Unterbrechungslogikeinrichtung (527) mit der Einrichtung (511) zum Speichern des Busparitätsfehlerbits und mit der Unterbrechungsleitung (525) verbunden ist und ein Unterbrechungssignal zu erzeugen und auf den Bus für serielle Datenübertragung zu leiten vermag, wann immer das Busparitätsfehlerbit zur Anzeige eines Busparitätsfehlers gesetzt ist, und die Systemkonsole (519) auf das Unterbrechungssignal in der Weise anspricht, daß sie auf die Steuerleitung (523) ein Signal leitet, das die Einrichtung (511) zum Speichern des Busparitätsfehlerbits veranlaßt, den Bitwert auf die Datenleitung für serielle Übertragung (521) zu bringen.