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Schaltungsanordnung zur Fehlerüberwachung bei Datenverarbeitungsanlagen
Die Erfindung betrifft eine Schaltungsanordnung zur Fehler-Überwachung bei Datenverarbeitungsanlagen
nach dem Oberbegriff des Patentanspruches 1.
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Seit Beginn des Arbeitens mit elektronischen Datenverarbeitungsanlagen
besteht die Forderung, durch Uberwachungseinrichtungen dafür zu sorgen, daß die
Anlage fehlerfrei arbeitet. Eine der wichtigsten Kontrollen zur Erreichung dieses
Zieles bezieht sich dabei auf die Überwachung von Datenübertragungswegen. Derartige
Ubermittlungskontrollen bedingen, daß die zu übertragenden Daten durch die an sich
bekannte Paritätskontrolle überwacht werden. Wie aus dem Buch von A. P. Speiser
"Digitale Rechenanlagen", 1967, S. 249 entnommen werden kann, bedingen derartige
Paritätskontrollen, daß die Daten eine redundante Darstellung haben, daß sie also
über die minimal nötige Anzahl hinaus zusätzliche Bits enthalten, indem dem Datenwort
vor der Ubertragung ein aus seinen Bits abgeleitetes Paritätsbit hinzugefügt wird
und nach der Übertragung geprüft wird, ob die Paritätsbedingung noch erfüllt ist.
Das dabei verwendete Paritätsbit ergibt sich meist aus der Quersumme der binären
Datendarstellung, die durch das Paritätsbit meist auf Ungeradigkeit ergänzt wird.
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Wie aus der DT-OS 2 252 751 entnommen werden kann, wurden früher Jeder
Geberseite und Jeder Empfangsseite eine Paritätsprüfeinrichtung zugeordnet, mit
der dann Jeweils festgestellt wurde, ob ein geberseitiges bzw. ein empfangsseitiges
Datenwort eine beispielsweise ungerade Anzahl von L-Bits aufweist oder nicht. Die
Vielzahl der benötigten
Paritätsblt-Generatoren und Paritätsprüfer
war dabei ein zu großer schaltungstechnischer Aufwand.
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Mit der DT-AS 2 131 787 wurde daher Schutz dafür begehrt, daß bei
einer Vielzahl von Systemkomponenten erste Eiheiten A mit Je einem Paritätsbit-Generator
versehen wurden, während zweite Einheiten B Je eine Prüfschaltung aufweisen und
die Einheiten A und B so miteinander verbunden sind, daß für beide Übertragungsrichtungen
die Richtigkeit der übertragenen Information überprüft werden konnte. Das bedeutete
bereits eine erhebliche Einsparung an Schaltungen für die Ubertragungswege von Datenverarbeitungsanlagen.
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Bei neueren Datenverarbeitungsanlagen sind sämtliche Systemkomponenten
mittels eines an sich bekannten Stammleitungssystems verbunden, und über dieses
Stammleitungssystem werden sämtliche Daten in beiden möglichen Richtungen übertragen.
Dadurch ist es nur noch nötig, eine zentrale.Prüfeinrichtung vorzusehen, die sämtliche
über das Stammleitungssystem laufenden Daten auf Richtigkeit, z. B. auf die richtige
Parität, Überprüft.
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Die vorliegende Erfindung hat sich nun die Aufgabe gestellt, zur weiteren
Einsparung von Schaltungsbauteilen die Möglichkeit zu schaffen, über das Stammleitungssystem
sowohl prüfbare Daten als auch nicht prüfbare Daten zu übertragen. Diese Aufgabe
wird durch die im Patentanspruch 1 angegebene Erfindung gelöst. Vorteilhafte Ausgestaltungen
der Erfindung sind in den Unteransprüchen enthalten.
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Die besonderen Vorteile des Gegenstandes nach dem Patentanspruch 1
sind darin zu sehen, daß der Schaltungsaufwand dadurch wesentlich herabgesetzt werden
kann, daß die Empfangsseiten keinerlei Einrichtungen zur Überprüfung der ankommenden
Daten benötigen. Lediglich die die Daten sendenden Systemkomponente
muß
der zentralen Prüfeinrichtung melden, ob das folgende Datenwort geprüft werden soll
oder nicht. Damit ist ein besonders transparentes, flexibles und modulares Konzept
für eine Datenverarbeitungsanlage geschaffen, mit dem erhebliche Kosten eingespart
werden können, ohne daß Prüfmöglichkeiten eingeschränkt werden.
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Ein weiterer Vorteil ist der, daß die Datenverarbeitungsanlage im
Hinblick auf die Anzahl der Systemkomponenten beliebig erweiterungsfähig ist.
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Ein Ausführungsbeispiel der Erfindung wird nachfolgend in Verbindung
mit den Zeichnungen näher erläutert.
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Fig. 1 und 2 zeigen als Blockschaltbild einen Teil einer Datenverarbeitungsanlage,
Fig. 3 zeigt, wie die Fig. 1 und 2 zusammengehören.
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Einleitend zur Figurenbeschreibung wird darauf hingewiesen, daß im
Hinblick auf die Häufigkeit der Erwähnungen in der Beschreibung die Systemkomponenten
als Module und das Stammleitungssystem als Bus bezeichnet wird. Diese Bezeichnungen
sind Jedem Elektronikfachmann geläufig.
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In den Fig. 1 und 2 sind vier Module 1 bis 4 schematisch dargestellt,
die sämtlich mit einem Bus 5 elektrische Verbindungen haben, so daß sie Über diesen
Bus 5 auch untereinander verbunden sind. Auf dem Modul 1 ist in der Hauptsache der
Zentralrechner 6 vorgesehen. Auf demselben Modul 1 ist weiterhin mit 7 bezeichnet
ein Paritätsbit-Generator und ein ParitEtsprüfen, zu einer Einheit zusammengefaßt
angeordnet. Auf den Paritätsbit-Generator wird im nachstehenden nicht weiter eingegangen,
da hier nur der Paritätsprüfer von Interesse ist.
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Der Modul 2 weist einen Schreib-Lese-Speicher 8 auf, der so
ausgebildet
ist, daß die einzuschreibenden oder auszulesenden Worte aus acht Bits plus einem
Paritätsbit bestehen. Der Speicher weist daher in der dargestellten Form neun Spalten
für n Zeilen auf. Jede Zeile enthält somit ein Wort und zusätzlich ein Paritätsbit.
Zur Ansteuerung dieses Speichers ist auf dem Modul 2 ein Adressdecodierer 9 vorgesehen,
der mit der eingegebenen Adresse Über eine Leitung 9a einmal die gewünschte Zeile
anwählt und weiter entscheiden muß, ob in diese Zeile ein Wort eingeschrieben oder
aus dieser Zeile ein Wort gelesen werden soll. Zugleich gehen in den Adressdecodierer
9 Taktsignale, die bei Ansteuerung einer Schreibleitung 10 zugleich Eingangstore
11 öffnen. Bei Ansteuerung einer Leseleitung 12 werden zugleich Ausgangstore 13
geöffnet.
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Der Modul 3 weist einen Festwertspeicher 14 und die zu seiner Ansteuerung
notwendigen Teile auf, die bei gleicher Wirkungsweise mit denselben Bezugszeichen
wie bei dem vorerwähnten Modul 2 versehen sind. Dies sind in dem vorliegenden Beispiel
der Adressdecodierer 9, die Zeilenanwahlleitung 9a und die Ausgangstorschaltung
13. Der Speicher 14 weist lediglich acht Spalten und n Zeilen auf. Jede Zeile enthält
einen Befehl mit acht Bits. Der Speicher 14 ist voll belegt und, da die enthaltenen
Daten nicht veränderbar sind, ist auf eine besondere Spalte für das Paritätsbit
verzichtet worden. Ein ausgelesener Befehl geht als 8-Bit-Wort beispielsweise zum
Zentralrechner 6 und wird von diesem angenommen, ohne daß ein Fehlersignal vom Paritätsprüfer
7 ausgegeben wird. Dies wird später noch näher erläutert.
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Der Modul 4 ist ein Steuermodul für die nicht dargestellte Bedienungskonsole
der Datenverarbeitungsanlage Mit dem Adressdecodierer 9 wird beispielsweise ein
alphanumerisches Tastenfeld 15 und dessen Steuerteil 16 sowie ein nachgeschalteter
Zeichencodegenerator 17 angewählt, so daß die Bedienungsperson über das Tastenfeld
15 Informationen in die Datenverarbeitungsanlage
eingeben kann.
Der Zeichencodegenerator 17 fügt Jedem einer Taste zugehörigen, achtstelligen Code
ein Paritätsbit zu, so daß Über ein Leitungsbündel 19 eine Codekombination von neun
Bits zum Bus 5 gegeben wird.
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In dem Bus 5 sind drei Leitungsbündel vorgesehen, und zwar ein neunadriges
Leitungsbündel 20, mit dem die Daten bidirektional transferiert werden. Über ein
zweites, sechzehnadriges Leitungsbündel 21 gelangen bis zu 65 535 Adressen zu den
einzelnen Modulen 2 bis 4. Ein drittes, mehradriges Leitungsbün#del 22 führt die
einzelnen Takte bei der Durchführung einer Operation zu den Modulen 2 bis 4. Die
Takte, die über das Leitungsbündel 22 zu den einzelnen Modulen gefÜhrt werden, werden
vom Zentralrechner 6 Über ein Leitungsbündel 23 an die Taktleitungsbündel 22 ausgegeben
und über Leitungsbündel 24 den Modulen 2 bis 4 zugeführt. Wie bekannt, werden auch
die Adressen vom Zentralrechner 6 zur Verfügung gestellt und gelangen Über ein Leitungsbündel
25 zu den Adressleitungen 21 und werden von diesen Über Leitungsbündel 26 den Modulen
2 bis 4 gemäß dem dargestellten Beispiel angeboten. Bei dem vorerwähnten Beispiel
einer Dateneingabe Über das Tastenfeld 15 wäre mit der Adresse auf dem Leitungsbündel
21 der Modul 4 angewählt worden, und der Adressdecodierer 9~hätte bei dem vorgegebenen
Takt über Leitung 24 und Über die Leitung 18 den Zeichencodegenerator 17 zur Ausgabe
des Informationscodes für die gedrückte Taste veranlaßt. Dieses neunstellige Codewort
geht Über das Leitungsbündel 19 zum Leitungsbündel 20 und gelangt Über das zum Modul
1 gehörige Leitungsbündel 19 zum Paritätsprüfer 7, der feststellt, ob die Parität
der Information in Ordnung ist. Ist das der Fall, so gelangt die Information zum
Zentralrechner 6. FÜr den Fall, daß die Information Jedoch in den Speicher 8 des
Moduls 2 eingeschrieben werden soll, würde die Information nach Prüfung durch den
Paritätsprüfer 7 über die Tore 11 in eine durch die Leitung 9a angewählte
Zeile
des Schreib-Lese-Speichers 8 eingeschrieben werden. Dabei ist zusätzlich die Leitung
10 angewählt, die ihrerseits die Tore 11 öffnet und beim Einschreiben der Information
hilft.
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Auf den Modulen 3 und 4 sind bisher nicht erläuterte Schalteinrichtungen
27 dargestellt, mit deren Hilfe auch Daten ohne Paritätsbit, also achtstellige Code-Signale,
über das Leitungsbündel 20 weitergegeben werden können. Bei Ansteuerung einer derartigen
Schalteinrichtung 27 über eine Leitung 27a wird über eine zusätzliche Steuerleitung
28 bewirkt, daß für die auf dem Leitungsbündel 20 anstehende Information keine Paritätsprüfung
durchgeführt wird. Dies kann einmal dadurch geschehen, daß am Eingang des Paritätsprüfers
7 neun Tore 7 T geschlossen werden, so daß die achtstellige Information nicht in
den Paritätsprüfer 7 einlaufen kann. Eine einfachere Lösung dürfte die sein, unter
Fortfall der Tore 7 T die Leitung 28 nicht in den Paritätsprüfer 7 einzuführen,
sondern, wie in gestrichelter Darstellung gezeichnet, um den Paritätsprüfer 7 herum
zu einem Tor 29 zu führen, das in einer Ausgangsleitung 30 vom Paritätsprüfer 7
zum Zentralrechner 6 eingeschaltet ist. Diese Ausgangsleitung 30 meldet Paritätsfehler
zum Zentralrechner 6 und veranlaßt diesen, eine Fehlerroutine auszulösen, um den
fehlerhaften Modul zu ermitteln und bei Abschaltung des laufenden Prozesses eine
sichtbare Anzeige aufleuchten zu lassen. Führt man somit die Leitung 28 zum Tor
29, so wird dieses Tor 29 geschlossen, und, obwohl der Paritätsprüfen 7 feststellt,
daß nur ein achtstelliges Codewort auf dem Leitungsbündel 20 und der Leitung 19
ansteht, unterbleibt eine Fehlermeldung zum Zentralrechner bzw. wird sie unterbunden.
Die Schalteinrichtung 27 wird im Zusammenwirken mit der anstehenden Adresse vom
Adressendecoder 9 mit einem entsprechenden Takt vom Leitungsbündel 22 zur Ausgabe
des Signals ~Nicht-Prüfen" aktiviert. Eine derartige Ausschaltung der Paritätsprüfung
erfolgt beispielsweise Jedes Mal bei einer Ansteuerung des Moduls 3, d.h. bei der
Auslesung eines Befehlswortes aus dem Speicher 14.
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Bei dem Modul 4 wird für Informationseingaben über das Tastenfeld
15 keine Abschaltung der Informationsprüfung Über die Schalteinrichtung 27 ausgelöst,
so daß die Ausgabe von manuell eingetasteten Informationen Über das Leitungsbündel
19 stets mit Paritätsprüfung erfolgt. Ein Teil des Adressdecodierers 9 weist Freigabeleitungen
(z. B. 18) auf, die bewirken, daß Daten mit Paritätsbit zum Leitungsbündel 20 gelangen
können. Ein anderer Teil des Adressdecodierers 9 dagegen weist Ausgangsleitungen
30a bis 30n auf, die einmal Über die Leitung 27a die Schalteinrichtung 27 aktivieren
und weiter Schalteinrichtungen ansteuern, die lediglich ein 8-Bit-Codewort ohne
Paritätsbit ausgeben. So führt die Leitung 30a zu Funktionstasten oder -schaltern
31, die manuell gesetzt werden, um einen entsprechenden Funktionsablauf in der Datenverarbeitungsanlage
zu bewirken. Mit der Leitung 30b wird ein Zustandsmerker 32 abgefragt, der von sich
aus seine Antwort im 8-Bit-Code Über das Leitungsbündel 19 ausgibt. Um nur einige
Anwendungsbeispiele eines derartigen Zustandsmerkers 32 hier aufzuführen, kann dieser
beispielsweise von dem alphanumerischen Tastenfeld 15 über das Steuerteil 16 beeinflußt
Auskunft geben, ob in dem alphanumerischen Tastenfeld mehr als eine Taste gedrückt
ist oder ob Buchstaben oder ob Zahlen eingegeben werden sollen, usw. Ein derartiger
Status wird in den Merker 32 eingeschrieben und gelangt bei einer Abfrage über ein
Leitungsbündel 19b zum Leitungsbündel 19 und weiter zum Leitungsbündel 20 im Bus
5. Bei Ansteuerung der Leitung 30a werden Tore 33 geöffnet und geben Über ein Leitungsbündel
19a die Stellung der Schalter 31 codiert zum Leitungsbündel 19 und von dort weiter
zum Leitungsbündel 20 im Bus 5. Mit der Einstellung der Schalter 31 kann beispielsweise
bewirkt werden, daß Eingaben Über das Tastenfeld 15 mittels eines Displays angezeigt
werden, ob Lampenanzeigen anzuschalten sind, die dem Bedienenden die einzelnen Funktionen
der Datenverarbeitungsanlage aufzeigen oder ob Über das Tastenfeld 15 eingegebene
Daten ausgedruckt werden sollen oder nicht usw.
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Die Leitung 28, die einadrig ausgeführt werden kann, wird parallel
zum Bus 5 in der Datenverarbeitungsanlage vorgesehen und somit zu Jedem beliebigen
Modul geführt. Sowohl der Bus 5 wie auch die Leitung 28 für An- oder Abschalten
der Paritätsprüfung zeigen, daß beliebige Erweiterungen der Datenverarbeitungsanlage
möglich sind, ohne daß der Schaltungsaufbau entsprechend verändert werden muß. So
können beliebig viel nicht dargestellte Steuermodule für periphere Einheiten vorgesehen
werden, über die Drucker oder Display-Anzeigegeräte oder Locher oder Magnetbandeinheiten
angeschaltet und gesteuert werden können. Es können bei Bedarf auch weitere Schreib-Lesespeicher
oder Festwertspeicher als Module eingefügt werden, so daß die Erweiterungsmöglichkeiten
fast unbegrenzt sind. Bei Jedem dieser hinzuzufügenden Einheiten muß dann entschieden
werden, ob eine Schalteinheit 27 benötigt wird oder nicht. Sie muß Jeweils da eingefügt
und mit der Leitung 28 durch Stecker verbunden werden, wo nur Daten ohne Paritätsbit
über das Datenleitungsbündel 20 in der Anlage transferiert werden sollen.
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Es sei noch einmal darauf hingewiesen, daß lediglich die sendende
Stelle über die zusätzliche Leitung 28 bestimmt, ob Daten, die zum Datenleitungsbündel
20 gegeben werden, auf Parität zu prüfen sind oder nicht. Der Zentralrechner 6 ist
in dieser Anordnung nicht betroffen. Er nimmt vom Bus 5 Daten mit oder ohne Paritätsbit
an und verarbeitet diese. Sämtliche von dem Zentralrechner 6 an das Datenleitungsbündel
20 ausgegebenen Daten werden automatisch von dem Paritätsgenerator 7 mit einem Paritätsbit
versehen.