JPH03182947A - メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータシステム内の、メモリ配列への
、あるいはメモリ配列からの転送に関する。

どのようなコンピュータシステムにおいても、データを
、メモリ配列から、あるいはメモリ配列へ転送するとい
うことは重要な機能である。コンピュータシステムが、
そのメモリ配列に記憶され、あるいはメモリ配列からア
クセスされたデータが完全であることを保証することは
、必要不可欠のことである。

コンピュータシステムのいくつかの適用分野においては
、どんなエラーでも多大な影響を及ぼしてしまいかねな
いというものがある。“このような適用分野、つまり核
反応の働きを制御するような適用分野では、フォールト
許容システムが必要である。一般に、これらのシステム
内のメモリ配列は、２つの別々の、しかしながら同様で
ある、デジタルロジックのセットで通信を行っている。

この？ｌ素子の使用は、検出されないシステムエラーの
確率を、かなり低いものにすることを保証する。

はとんどのコンピュータシステムにおいて、メモリ配列
内に転送され、あるいはメモリシステムから転送された
データが完全であるかどうかは、エラー検出、及び／あ
るいは、エラー訂正コード（ＥＤＣあるいはＥＣＣ）を
用いて監視されている。リード、あるいはライトデータ
が転送されるときはいつでも、そのリードあるいはライ
トデータに対応するＥＤＣあるいはＥＣＣデータも転送
される。これらのコンピュータシステムにおいて、ＥＤ
ＣあるいはＥＣＣデータ、それらはメモリ配列によって
コンピュータシステムから受信され、あるいは記憶から
アクセスされたものであるが、それらは、ＥＤＣｌある
いはＥＣＣの他の組、それらは転送されたリード、ある
いはライトデータを使用するメモリ配列によって局部的
に発生されたものであるが、それらと比較される。もし
発生されたＥＤＣあるいはＥＣＣデータが、受信されあ
るいは記憶されたＥＤＣあるいはＥＣＣデータと適合す
れば、リードあるいはライトデータ中に存在する、検出
されていないエラーの確率はかなり低いものである。

フォールト許容システムにおいて、データの信頼性は、
２つの分割された素子のセットを用いて、同一のデータ
を転送することにより、さらに上昇する。より好ましい
ものでは、そのロジックは各々のセントであり、もう一
方のセットに引き起こりがちなフォールトからは切り離
されている。このように、検出されないエラーは、１つ
のロジックのセットにより転送されたデータと、もう一
方のロジックのセットを使用して転送されたデータとを
比較することにより、防ぐことが出来る。

しかし、これらの技術において、データの信頼性を改善
したり、検出されないエラーが発生するのを防ぐことは
、重要なことであり、そこにはコンピュータシステムで
用いられるラインやピンの数を最小限にすべき理由もあ
る。特に、上で述べたような機能を遠戚するため、分割
ラインあるい０ はピンをメモリ配列内に加えたときは、システムの機械
的な信頼性は減少し、ハードウェアやシステムの総コス
トは増加してしまう。

それゆえ、メモリ配列と通信するのに用いられるライン
やピンの数が最小限にされているというものがコンピュ
ータシステムにとって、必要なのである。しかしながら
、エラー検出／訂正コード、及び／あるいは、メモリ配
列と通信する２つの分割されたロジックのセットを使用
することによって、メモリ配列内へ転送されあるいはメ
モリ配列内から転送されたデータの信頼性を高くし、且
つ、検出されないようなエラーを低くするということも
、コンピュータシステムにとって必要なことである。

発明の概要 本発明の目的は、従来技術に関連する、少なくともいく
らかの問題を克服するということにある。

それ故に、検出されないエラーの確率を最小限にするシ
ステムを提供することが望まれる。メモリと通信するた
めに必要とされる、ラインやピン１ の数を増やすことなく、メモリを提供するという利点も
ある。

本発明の他の目的や特徴は、以下に続く記述のなかであ
る程度説明されているであろう、そしてそれは、本発明
の記述から明らかとなるであろうし、あるいは、本発明
を実行することにより分かるかもしれない。本発明の目
的や特徴は、特に請求項のなかに指摘した方法や結合に
より明らかとなり、また把握することができるであろう
。

目的を達成するため、そして本発明に従うものとして、
具現化しここに広く記載したように、メモリが、コンピ
ュータシステム内にデータを記憶するために提供されて
いる。コンピュータシステムは、メモリ転送サイクルの
間にデータを書いたり読んだりするためのメモリ制御手
段、及び、メモリをメモリ制御手段に接続するためのメ
モリインターフェイスバス（ｍｅｍｏｒｙ　１ｎｔｅｒ
ｆａｃｅ　ｂｕｓ）とを備えている。メモリインターフ
ェイスバスは、複数の両方向データライン、複数の時分
割多重通信両方向ライン、それにメモリへのサイクルタ
イミ２ ング信号を提供するためのサイクルタイミングラインと
を備えている。そのメモリは、データあるいはＥＣＣ信
号を記憶するための、複数のアドレス使用可能な記憶場
所を備えるメモリ配列手段と、クロック信号及びサイク
ルタイミング信号に従って複数のシーケンスタイミング
信号を発生するため、サイクルタイ亀ングラインに結合
されているシーケンス手段と、メモリ転送サイクルの間
、シーケンスタイミング信号によりエネイブルさせられ
ている際に、両方向データラインとメモリ配列手段との
間でデータを転送するため、複数の両方向データライン
、メモリ配列手段、それにシーケンサ−手段に結合され
ているデータバッファ手段と、複数の時分割多重通信両
方向ライン、メモリ配列手段、それにシーケンサ−手段
に接続されている制御バッファ手段とを備えている。制
御バッファ手段は、メモリ転送サイクルの開始後、シー
ケンスタイミング信号によりエネイブルされたときで、
両方向データラインとメモリ配列手段との間でデータが
転送されているときどきに、時分割３ 多重通信両方向ラインとメモリ配列手段との間に、ＥＣ
Ｃ信号を転送するために提供されている。本発明の１つ
の実施例では、制御バッファ手段はまた、メモリ転送サ
イクルの初めにシーケンスタイミング信号によりエネイ
ブルされた時に、サイクルタイプ信号により指定された
メモリ転送サイクルのタイプに従ってデータを読んだり
書いたりするために、メモリ制御手段により時分割多重
通信両方向ラインの第１の部分に供給されているサイク
ルタイプ信号を、時分割多重通信両方向ラインから制御
バッファ手段へ転送している。さらに本発明の他の実施
例では、制御バッファ手段は、メモリ転送サイクルの初
めのシーケンスタイミング信号によりエネイブルされた
時に、アドレス信号により指定された、メモリ配列手段
内のアドレス指定可能な記憶場所にアクセスするために
、メモリ制御手段によって時分割両方向ラインの第２の
部分に供給されてるアドレス信号を、時分割多重通信両
方向ラインからメモリ配列手段に転送するために供給さ
れている。

４ （実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。

Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システム１０はゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１’が同
時に動作している。

この重複によって、１つのポイントで故障が発生するこ
とがなく、ゾーン１１または１１’の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１’は
、それぞれ重複処理システム２０と２０’を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うこ５ とができる。

第２図は、故障許容コンビｊ〜−り・システム１０の物
理的ハードウェアを示し、システムが重複して設けられ
ていることを図によって示す。各ゾーン１１と１１′は
、別のキャビネット１１と１２′にそれぞれ内蔵されて
いる。キャビネ・ント１２は、バンチＩＪ　１３、電源
調整装置１４、冷却ファン１６およびＡＣ人力１７を有
する。キャビネット１２′はキャビネット１２の構成要
素１３．１４．１６および１７に対応する別の構成要素
を有する。

以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テム１０を動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０′
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して６ 動作することができるためである。従って、これらのモ
ジュールは、一方の処理システムが動作を継続している
間に、他方の処理システムの背面板から取り外しまたは
その背面板にプラグによって挿入することができる。

好適な実施例の場合、重複処理システム２０および２０
’は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０′は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。

処理システム２０は第３図および第４図に詳細に示ずＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０’と相
互に接続されている。

クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、処理システム
２０と２０′が同期して動作することを保証するために
タイミング信号が搬送される。

処理システム２０はまたＴ１０モジユール１００、７ １１０、および１２０を有する。Ｔ１０モジユール１０
０．１１０．１２０．１００’、１１０’および１２０
′は独立した装置である。第１図、第４図および第１７
図はＴ１０モジユール１００を詳細に示す。複数のＩ１
０モジュールを図示するが、これらの重複したモジュー
ルはこのシステムによって要求されるものではない。し
かし、このような重複がなければ、ある程度の補償許容
度が失われる。

Ｔ１０モジユール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。

この用途に使用するため、ＣＰＵ４０、メモリ制御装置
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路が一方のレールと考えられ、Ｃ
ＰＵ５０、メモリ制御装置７５、クロスリンク９５、お
よびモジュール相互８ 接続部１３２を有するデータ経路が他方のレールと考え
られる。動作が正しく行われている間は、両方のレール
のデータは同じである。

Ｂ、故障許容システムの原理 故障許容コンピュータ・システムｌＯでは、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故障が発生する。

２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０９ として具体化されているフェール・セーフ・システムの
場合、たとえ故障停止処理システム２０および２０′の
一方が故障しても、コンピュータシステムは全体として
処理を継続することができる。

２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。

この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。

システムがロックステップＩ１０で動作してい０ る場合、いずれの１つの時間にも、１つのＩ１０装置の
みしかアクセスすることができない。しかし、４つのＣ
ＰＵ４０．５０．４０′および５０’は全て実質的に同
じ時間に同じデータをこのＩ１０装置から受は取る。以
下の議論では、これらの処理システムのロックステップ
同期とは、１つのＩ１０モジュールのみがアクセスされ
ていることを意味すると理解できる。

重複して設けられた処理システム２ｏおよび２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。

処理システム２０と２０′は同じ構成を有し、同じ入力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同じ状態でなく、または異なった結果を発生すれ
ば、これらの処理１ システム２０と２０′の一方が故障していると考えられ
る。そこで修正動作を行うためには、故障しているモジ
ュールを動作不能にする等して故障の原因を取り除かな
ければならない。

エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラー・チエツクをできるだけ少な、い回数行わなけ
ればならない。少なくとも、エラーのチエツクはデータ
がＣＰＵ３０と３０′から出力される前に行われなけれ
ばならない。そうでなければ、内部処理のエラーによっ
て、原子炉のような外部システムに正しくない動作が発
生するが、これは故障許容システムの設計によって防止
しようとしている状態である。

これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０′の
受は取ったデータをチエツクすることが望ましい。そう
でなければ、記憶さ２ れでいるエラーのあるデータが後がアクセスされ、その
結果、別のエラーが発生すると、特にこのエラーのある
データが一定期間記憶された場合には、これらのエラー
の最初の原因を見出だすことが困難または不可能になる
。時間が経過することとこれらのエラーのあるデータが
その後処理されることによって、エラーの原因を追跡す
ることができなくなる可能性がある。

検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間」によって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さくなったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。

更に、処理システム２０および２０′がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール３ ・システムに転送するのに先立って、エラーをチエツク
することが望ましい。この理由は、このような転送を行
った後には最早２つの独立するデータのソースが存在し
ないためであり、もしシングル・レール・システムで後
になって何らかのエラが検出された場合、このエラーを
追跡することば、不可能でないにしても困難になる。

エラー処理の好適な方法が、これと同し日に出願された
弁理士ドケットＮｏ、ＰＤ８９−２８９／ＤＥＣ−３４
４の発明の名称「ソフトウェアによるエラーの処理」と
いう出願で説明され、これは参考としてここに引用され
ている。

Ｃ，モジュールの説明 １、ＣＰＵモジュール 第１図に示すＣＰＵモジュール３０の構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
０およびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０′の動作４ およびこれらに含まれる構成要素は一般的に同しである
ため、ＣＰＵ３０のみを説明する。

ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッザで
ある。

ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ・
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビツトである。しかし、本発明がキャッシュＲＡＭを
有する必要はない ２、　メモリ・モジュール ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。

５ メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＥＣＣ信号を受ＬＪ取る。ハス８０
および８２のアドレス信号は、ボード信号、バンク信号
、および行アドレス信号と列アドレス信号を含み、これ
らによってデータ転送に含まれるメモリ・ボード・アド
レス、バンク・アドレス、および行および列アドレスが
識別される。

第５図に示すように、各メモリ・モジュール６０はメモ
リ・アレイ６００を有する。各メモリ・アレイ６００は
ＤＲＡＭが８バンクのメモリに組織されている標準ＲＡ
Ｍである。好適な実施例の場合、高速ページ・モード型
のＤＲＡＭが使用される。

６ メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／）／ジスタロ２０、メモリ・
ドライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる
。データ・トランシーバ／レジスタ６２０によってメモ
リ・アレイ６００とデータ・バス８５の双方向データ線
との間でデータを転送するためのデータ・バスとデータ
・インターフェースが設けられる。メモリ・ドライバ６
３０は、制御ロジック、６１０からメモリ・アレイ６０
０の各バンクに対して行および列アドレス信号と制御信
号を分配し、ロングワードのデータとその対応するＥＣ
Ｃ信号をメモリ・ボード信号とバンク・アドレス信号に
よって選択されたメモリ・バンクに対して転送すると共
にこれらがそこから転送されることを可能にする。

いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外さ７ れた場合、故障の原因を判定するため、記憶されている
データがＥＥＰＲＯＭ６４０から取り出される。ＥＥＰ
ＲＯＭ６４０は、トライバ６３０からの行アドレス線を
介して、制御ロジック６１０からのＥＥＰＲＯＭ制御信
号によってアドレスされる。ＥＥＰＲＯＭ６４０は、３
２ビツトの内部メモリ・データ・バス６４５に対して８
ビツトのデータを転送し、ここからこのデータを受は取
る。

制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。

プライマリ／くラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受は取
り、またバス８０と８２でメモリ制御装置に対して２組
のＥＣＣ信号を転送すると共にここからこれを受は取る
。指示８ 装置６１２のトランシーバ／レジスタによって、これら
の信号をバス８０と８２との間で授受するバッファとイ
ンターフェースが設けられる。ステータス・レジスタ６
１８に記憶されているプライマリ／ミラー・マルチプレ
クサのビットによって、メモリ制御装置７０と７５のい
ずれがプライマリ・メモリ制御装置として指定され、い
ずれがミラー・メモリ制御装置として指定されかが指示
され、プライマリ／ミラー・マルチプレクサ信号がステ
ータス・レジスタ６１８から指示装置６１２に加えられ
る。

プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ボード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイごングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたミラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイク９ ル・タイミング信号、およびＥＥＣ信号を含む。

プライマリ／ごラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたごラー信号を搬送する線に向
けられるか、またはその逆であるかを選択するために指
示装置６１２によって使用される。

バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＵＥＦＲＯＭ転送サイクルの開
始後一定の時間に、データ・バス７５のデータに対応す
るＥＣＣ信号がこれらの時間分周多重化双方向線に載置
される。もしこの転送サイクルが書き込みサイクルであ
れば、メモリモジュール６０はメモリ制御装置からデー
タとＥＣＣ信号を受は取る。もしこの転送サイクルが読
み出しサイクルであれば、メモリ・モジュール６０はデ
ータとＥＣＣ信号をメモリ・モジュールに転送する。転
送サイクルの他の時間に、アドレス信号、制御信号およ
びタイミング信号は時間分０ 周多重化双方向線でメモリ・モジュール６０によって受
は取られる。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＥＥＦＲＯＭ転送ザイクルの始
めに、メモリ制御装置７０と７５がメモリ・ボード・ア
ドレス、バンク・アドレス、およびサイクル・タイプ信
号をこれらの時間共有線で各メモリ・モジュール６０に
転送することが望ましい。

行アドレス信号と列アドレス信号は同し転送サイクル中
に同し行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。

シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰＵモジュール３０から入力として受は取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号を指定装置６
１２の１ シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）論
理を有するリング・カウンタである。制御およびシーケ
ンス・タイミング信号は、システム・クロック信号、指
定されたプライマリ−・サイクル・タイミング信号、お
よび指定されたプライマリ−・サイクル・タイプ信号か
ら発生される。

シーケンサ６１６は、またシステム・クロ・ンク信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号から重複した
組のシーケンス・タイミング信号を発生する。これらの
重複したシーケンス・タイミング信号は、エラーのチッ
クのために使用される。高速ベージモードで多重のロン
グワードのデータをメモリ・モジュール６０との間で授
受するためには、各組の列アドレスは第１の組でス２ タートし、１２７２７ナノ次の列アドレス１２０がこれ
に続き、各々のロングワードのデータは前のロングワー
ドのデータの後で１２０ナノ秒遅れてバス８５を横切っ
て移動される。

シーケンサ６１６は、またｔ　ｘ　／　ｒ　ｘレジスタ
制御信号を発生する。ｔ　ｘ　／　ｒ　ｘレジスタ制御
信号は、トランシーバ／レジスタ６２０の動作と指定装
置６１２のトランシーバ／レジスタを制御するために発
生される。データの流れの方向は、シーケンサ６１６の
ステアリングロジックによって決定され、このシーケン
サ６１６はｔ　ｘ　／　ｒ　ｘ　制御信号とシーケンス
・タイミング信号を発生することによって、指定された
プライマリ−・サイクル・タイプ信号に応答し、データ
とＥＣＣ信号がメモリ・モジュール６０のトランシーバ
／レジスタに対して書き込まれるべきであるかまたはこ
こから読み出されるべきであるか、およびそれらが何時
行われるべきであるかを示す。メモリ書き込みサイクル
中、ステータス・レジスタ書き込みサイクル中、および
書き込みサイクル中、データお３ よびＥＣＣ信号はハス８０．８２、および８５からトラ
ンシーバ／レジスタにラッチされ、一方メモリ読み出し
サイクル中、ステータス・レジスタ読み出しサイクル中
、およびＥＥＰＲＯＭ読み出しサイクル中、データおよ
びＥＣＣ信号は、メモリ・アレイ６００、ステータス・
レジスタ６１８、またはＥＥＰＲＯＭ６４０からトラン
シーバ／レジスタにラッチされて、ＣＰＵモジュール３
０に出力される。

シーケンサ６１６は、またＥＥＦＲＯＭ制御信号を発生
して、ＥＥＰＲＯＭ６４０の動作を制御する。

メモリ・モジュール６０に存在するタイミング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロック信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、１０シ
ステム・クロックの時間内、すなわち３００ナノ秒内に
４ 実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。

メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、Ｅｌ！ＦＲＯＭ読み出しサ
イクルは、少なくとも２０システム・クロックの間隔を
必要とする。

指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。

指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了す５ ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。

これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリートな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１
９と識別され、る。

各状態は、１システム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ　　ＩＤＬＥおよび５ＥＱ１ないし５ＥＱ１９
を入力させるシステム・クロック信号の立ち上がり区間
は、これらをシーケンサ６１６の状態と関連させるため
に遷移ＴＩＤＬＥおよびＴ１ないしＴ１９として表さ６ れる。すなわち、ＴＮはシーケンサ６１６に状態ＳＥＱ
　　Ｎを入力させるシステム・クロック信号の立ち上が
り区間である。

ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイ藁ング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装？＆７０によるバス８０の
サイクル・タイごング信号の表明に応答してスタートさ
れる（状態５ＥＱＩを入力する）。指定されたプライマ
リ−・サイクルの活性信号の表明に続く第１システム・
クロック信号の立ち上がり区間は、遷移Ｔ１に対応する
。

前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのす３フ イクルは１０システム・クロックの間隔で実行される。

シーケンサはＳＥＱ　　ＩＤＬＥから状態５ＥＱＩない
し５ＥＱ９に進み、Ｓ　Ｅ　Ｑ　　ＩＤＬＨに戻る。

しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。

メモリ・アレイ６００は、「高速ページ・モード、ＤＲ
ＡＭを使用することが望ましい。多重化されたロングワ
ードの読み出しおよび書き込みを行う期間中、最初のロ
ングワードの転送の後に行われるメモリ・アレイとのデ
ータの授受は、列アドレスを繰り返して更新し、ＣＡＳ
（列アドレス・ストローブ）信号を再び発生することに
よって行われる。

多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモ８ リ・アレイ６００から読み出され、またはこれに書き込
まれているならば、シーケンサは状態ＳＥ口ＩＤＬＥ、
、、５ＥＱ１．５ＥＱ２．５ＥＱ３．５ＥＩｌ１４．５
ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５
ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５ＥＱ６．５
ＥＱ７．５ＥＱ８．５ＥＱ９、および５ＥＱＩ　ＤＬＥ
を入力する。

メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するべきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を人力する代わりに状態５ＥＱ４を入力する
ことによって、次のシステム・クロック信号に応答する
。

多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少な９ 最後のロングワードが転送される迄、表明されたままで
ある。最後のロングワードが転送されてしまった後でメ
モリ転送サイクルを終了するため、指定されたプライマ
リ・サイクル・タイミング信号が最後のＴ６の遷移の少
なくとも１５ナノ秒前に表明を解かれ、最後のＴ６の伝
送の後、少なくとも１０ナノ秒間表明を解かれたままに
なる。

メモリ転送サイクルの期間中、指定されたプライマリ列
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。

ドライハロ３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラー壱テ・ツクする。状態レジスタ転送
サイクルとＥＥＰＲＯＭ転送サイクルの期間中、列アド
レス信号は指定の記憶場所を選択するために必要ではな
い。

０ メモリ転送サイクルの期間中、行アドレス信号はハス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＢＩＩＩＩ　ＤＬＥの期
間中、行アドレス信号は、メモリ制御装置によって行お
よび列アドレス線で転送され、列アドレスはＴＩの遷移
の少なくとも１５ナノ秒前からＴ１の遷移後の１０ナノ
秒まで安定した状態にある。次に、列アドレス信号はメ
モリ制御装置によって行およびコラムアドレス線で転送
され、列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ
４の遷移の後１５ナノ秒まで安定した状態にある。メモ
リ転送サイクルの期間中に多重ロングワードの転送を行
う場合、続いて発生する列アドレス信号は、次に行およ
びコラムアドレス線で転送され、これらの続いて発生す
る列アドレスはＴ６の遷移の１０ナノ秒前からＴ７の遷
移の後１５ナノ秒まで安定した状態にある。

ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
は取る。更に、指定されたプラ１ イマリ・サイクル・タイプ信号とバンク・アドレス信号
および指定されたミラー・サイクル・タイプ信号とバン
ク・アドレス信号が指定装置６１２によってジェネレー
タ／チエッカ６１７に転送される。ジェネレータ／チエ
ッカでは、多数のプライマリ制御信号、すなわちＲＡＳ
　（行アドレス信号Ｌ　ＣＡＳ　（列アドレス・ストロ
ーブ）およびＷＥ（書き込みイネーブル）が発生され、
プライマリ・シーケンス・タイミング信号と指定された
プライマリ・サイクル・タイプ信号およびバンク・アド
レス信号を使用してドライバ６３０に分配される。これ
らの制御信号の重複した組がジェネレータ／チエッカ６
１７によって重複（ミラー）シーケンス・タイミング信
号と指定された込う−・サイクル・タイプ信号およびバ
ンク・アドレス信号から発生される。これらのミラーＲ
ＡＳ、ＣＡＳ、および書き込みイネーブル信号はエラー
のチエツクのために使用される。

プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プラ２ イマリ・バンク・アドレス信号はメモリ・アレイ６００
内のＤＲＡＭのＩつの選択されたバンクを識別する。メ
モリ・ドライバ６３０はメモリ・アレイ６００内のＤＲ
ＡＭの各バンクに対して別々のＲＡＳドライバを有して
いる。ジェネレータ／チエッカ６１７においてプライマ
リＲＡＳ信号は、メモリ転送サイクル中に発生され、ジ
ェネレータ／チエッカをＲＡＳドライバに接続する線の
１つに非多重化される。その結果、選択されたＤＲＡＭ
バンクに対応するＲＡＳドライバのみがメモリ転送サイ
クル中に表明されたＲＡＳ信号を受は取る。

リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受は取られる。

ステータス・レジスタ転送サイクルとＥＥＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。

メモリ・ドライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクル３ とリフレッシュ・サイクルの期間中に発生される。

プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受は取られる。

メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。

表明されたＷＥ信号は、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭバンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲＡＳおよびＣＡＳ信号を受は取る。

本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくとも１０ナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３４ の遷移の期間中表明され、最初のＴ４の遷移の少なくと
も１０ナノ秒前から安定し、最後のＴ７の遷移に期間中
表面を解かれる。

プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。

このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。

転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＥＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アト５ レスおよびバンク・アドレス）信号を転送するために使
用される。

プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＥＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。

サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ　　ＩＤＬＥ状態にあるが）、Ｔ２
の間安定状態にある。従って、指定装置６１２６ のトランシーバ／レジスタにおいて、受信機は起動され
、送信機は少なくとも状態５ＥＱ２の終わり迄そのトリ
ステート・モードにセットされる。

サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受は取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔ　ｘ　／　ｒ　ｘ制御信号とシーケンス・
タイミング信号を発生する場合に使用される。例えば、
データ・トランシーバ／レジスタ６２０および指定装置
６１２のトランシーバ／レジスタにおいて、受信機は起
動され、送信機は書き込みサイクル全体を通してシーケ
ンサ６１６によってトリステート・モードにセントされ
る。しかし、読み出し期間中のデータ・トランシーバ／
７ レジスタ６２０および指定装置６１２のトランシーバ／
レジスタの場合、受信機はトリステート・モードにセッ
トされ、送信機はサイクル・タイプ信号、メモリ・ボー
ド・アドレス信号およびバンク・アドレス信号がこのサ
イクルの開始時点で受は取られた後シーケンサ６１６に
よって起動される。

適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（Ｅ　Ｄ　Ｃ）を使
用して各メモリ・モジュール６０内でチエツクされるこ
とが望ましく、このエラー検出コードはメモリ制御装置
７０と７５によって必要とされるコードと同しであるこ
とが望ましい。

好適なコードは１ビツト修正、２ビツト検出のエラー修
正コード（ＥＣＣ）であることが望ましい。

メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・ハ
ス８５で転送し、同時に対応する組のＥＣＣ信号をハス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、８ これらの信号はハス８２のデータ・バス８５のロングワ
ードとまた対応する。

ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少なくとも１０ナノ秒前に安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７０と７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。

メモリ書き込みサイクルの期間中に指定装置６１２によ
って受は取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０によって受は取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ入力とＥＣＣ発生
装Ｗ６２３９ に加えられる。発生されたＥＣＣは比較器６２５によっ
て指定されたプライマリ・ＥＣＣと比較される。指定さ
れたプライマリ・ＥＣＣ信号は、また指定されたくラー
・ＥＣＣ信号と共にＥＣＣ比較器６２５に加えられる。

ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらの１〜ランシ
ーバ／レジスタにラッチされる。このデータはＥＣＣ発
生装置６２３に与えられ、その出力はメモリから読み出
されたＥＣＣと比較される。

ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機０ によってデータ・バス８５とバス８０および８２に与え
られる。同じＥＣＣ信号は、指定装置６１２のトランシ
ーバ／レジスタからメモリ制御装置７０とメモリ制御装
置７５に転送される。データバス８５とバス８０および
８２で転送されたデータとＥＣＣ信号は、Ｔ７の遷移の
１５秒後からこれに続＜Ｔ６の遷移の５ナノ秒前迄（多
重ロングワード転送の場合）またはこれに続＜Ｔ　　Ｉ
ＤＬＥ遷移の５ナノ秒前迄（単一のロングワードの転送
または多重ロングワード転送の最後のロングワードの場
合）安定した状態にある。この時間間隔の間、メモリ制
御装置７０と７５は、バス８０と８２の時間を共有した
アドレス信号と制御信号を加えない。データ・トランシ
ーバ／レジスタ６２０の送信機と指定装置６１２のトラ
ンシーバ／レジスタの送信機は、これに続（Ｔ　　ＩＤ
ＬＥ遷移の期間中、トリステート・モードにセットされ
る。

比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス１ 信号、制御信号およびタイミング信号と比較するために
設けられる。指定されたプライマリ・サイクル・タイミ
ング信号、サイクル・タイプ信号、メモリ・ボード・ア
ドレス信号、およびバンク・アドレス信号は、指定され
たミラー・サイクル・タイミング信号、サイクル・タイ
プ信号、メモリ・ボードアドレス信号、バンク・アドレ
ス信号、行アドレス信号、および列アドレス信号と共に
指定装置６１２から比較器６１４に加えられる。指定さ
れたプライマリ行アドレス信号および列アドレス信号は
ドライバ６３０の出力から比較器６１４に加えられる。

そこで両方の組の信号が比較される。

もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較の５スがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー２ 信号、およびサイクル・タイミング・エラー信号は比較
器から発生することができる。

ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイ壽ング信号を、指定
されたミラー・バンク・アドレス信号、サイクル・タイ
プ信号およびサイクル・タイ５ング信号を使用して、発
生されたミラー制御信号およびタイごング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、逅う−
ＲＡＳ信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ
／チエッカによって内部的に発生される。ジェネレータ
／チエッカ６１７は、プライマリＲＡＳ信号、３ ＣＡＳ信号、ＷＥ倍信号よびシーケンス・タイごング信
号をミラー制御信号、ＣＡＳ信号、ＷＥ倍信号およびシ
ーケンス・タイくング信号と比較する。

もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のξあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。

エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受は取ったエラー信号に応答して、アド
レス／制御エラー・ロジック６２１はアドレス／制御エ
ラー信号をＣＰＵモジュール３０に転送し、アドレス信
号・制御信号、またはタイミング信号のいずれかの間４ で比較の旦スが発生したことによる故障を検出したこと
を示す。アドレス／制御エラー信号は、エラーを処理す
るためにメモリ制御装置７０と７５のエラー・ロジック
に送られる。アドレス／制御エラー信号をＣＰＵモジュ
ール３０にすることによって、ＣＰＵ／ＭＥＭ故障が発
生するが、これは他のセクションで詳細に論しる。

比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジスタ６１８に加
えられる。エラー信号および故障に関連するアドレス信
号、制御信号、タイミング信号、データ信号およびＥＣ
Ｃ信号の全ては、−時的にステータス・レジスタに記憶
され、エラーの診断と修復を可能にする。

本発明の１つの特徴によれば、３２ビツトのデータ・ハ
ス８５が１本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。

従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。

しかし、メモリ制御装置７０と７５５ によってメモリ・モジュール６０に転送された２つの独
立した組のＥＣＣ信号をチックすることによって、ピン
トのデータ線の重複した組を使用することなく、データ
の健全性がメモリ・モジュール６０によって検証される
。

第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＥＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証する。更に、メモリー書き込み
サイクルの期間中にＤＲＡＭのデータ人力に与えられた
データは、ＥＣＣ発生装置６２３に加えられる。ＥＣＣ
発生６ 装Ｗ６２３は、このデータ応する１組の発生されたＥＣ
Ｃ信号を発生し、この発生されたＥＣＣ信号をＥＣＣ比
較器６２５に加える。指定されたプライマリＥＣＣ信号
は発生されたＥＣＣ信号と比較され、メモリ制御装置７
０によってデータ・パス８５に転送されたデータがメモ
リ・アレイ６００のＤＲＡＭに記憶されているデータと
同じであるかどうかを検証する。

メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＥＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＥＣＣ比較器に
加えられ、このＥＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受は取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。

もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のごスがあれば、ＥＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ミラー７ ＥＣＣエラー信号、プライマリ／発生されたＥＣＣ信号
エラーおよびメモリ／発生されたＥＣＣエラー信号はＥ
ＣＣ比較器によって発生することができる。

ＥＣＣ比較器６２５からのこれらのＥＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＥＣＣエラ
ー信号の各々およびＥＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。

ＥＣＣエラー信号はＥＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＥＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＥＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＥＣＣの
チエツクの期間中のいずれかで発生する可能性がある。

第６図に示すように、ボード選択ロジック６２７８ はメモリの背面板からスロット信号を受は取る。

これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。

３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。

メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ９ ４３ば、診断コード、コンソール・トライバ・コード、
およびブートストランプ・コードの一部のようなある種
の標準コードを保持している。

ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ・パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。

等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ・パ
ッドＲＡＭ４５とそれぞれ同じであり、同じ機能を実行
する。

０ 第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。

処理システム２０′内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。

第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受は取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。

これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して１ 以下で説明するＤＭＡエンジン８００から得ることもで
きるし、また再同期化動作の期間中に１つのゾーンから
他のゾーンにある種のバンク・メモリを転送する間に人
工的リフレッシュを発生するのに使用されるリフレッシ
ュ再同期化アドレスから得ることもできる。

ＣＰＵ３０からのデータは、受信機７０５を介して受は
取られＤＭＡからのデータはエンジン８００を介して受
は取られるので、マルチプレクサ７０２の出力はマルチ
プレクサ０の入力である。

マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０′に送られるからである。

メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６ｏに記憶されるべきデータま
たはＤＭＡエンジン８００から２ メモリ・モジュール６０に記憶されるべきデータのいず
れかを含んでいる。ＣＰＵ３０からのデータとマルチプ
レクサ７０２からのデータはまたこの経路また受信機７
４５とＥＣＣ修正装置７５０を介してＤＭＡエンジン８
００に送られる。

マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の人力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アトルス部、ポー
ト／バンク・アドレス部分およびシングル・ボード・ピ
ントに分割する。行／列アドルスの２２ビツトが１１本
の線に多重化される。好適な実施例の場合、２２ビツト
の６７列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ボード・ビットはト
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トばＥＣＣ信号と多重化される。

マルチプレクサ７２５は、メモリ制御装置７゜に対する
通常のリフレッシュ命令とＣＰＵ３０か３ らのサイクル・タイプ情報（すなわち読み出し、書き込
み等）およびＤＭＡサイクル・タイプ情報とを結合する
。通常のりフレッシュ命令とリフレッシュ再同期アドレ
スの両方によって、メモリ・モジュール６０がメモリ・
リフレッシュ動作を開始する。

マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボート／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の人力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、人力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＥＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割多重化線がボード／バ
ンク・アドレスと別の制御情報ならびにＥＣＣ情報を、
異なった時間に、搬送するこを可能にする。

ＥＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受は取られ、入力としてＥＣＣ４ ジェネレータ／チエッカ７３５に加えられ、メモリ・モ
ジュール６０によって発生されたＥＣＣをメモリ制御装
置７０によって発生されたＥＣＣと比較する。

ＥＣＣジェネレータ／チエッカ７３５に対する他の人力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリ・モジ
ュール６０に送られたメモリ・データを入力として受は
取るか、または受信機７４５を介してメモリ・モジュー
ル６０から受は取られたメモリ・データを入力として受
は取る。マルチプレクサ７４０は、ＥＣＣジェネレータ
／チエッカ７３５に対する入力であるこれらのメモリ・
データの組の１つを選択する。

ジェネレータ／チエッカ７３５は、次に適当なＥＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、５ ＥＣＣ修正装置７５０ばメモリ・モジュール６０から受
は取られたメモリ・データ内の全てのシングル・ビット
エラーを修正する。

ＥＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。

マルチプレクサ７５２に対する他の入力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライバ
７５３を介してＣＰＵ３０に送られる。

比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライハ
フ１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。

比較器７５５からの出力はＣＭＰニラ−信号であり、こ
の信号はこのような比較エラーがあるか無いかを示す。

第９図においてＣＭＰエラー・ロジックに供給さ６ れる。

第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６０に記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６０から読み出されたデータに発生されたＥＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＥＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＥＣＣパリティ−信号と比較する
。

パリティ−発生装置７７０は、デマルチプレクサ７２０
から受は取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置７７０からのアドレ
ス・パリティ−信号はドライバ７７２によって比較器７
７５に送られ、７ この比較器７７５は制御装置７５からまたアドレス・パ
リティ−信号を受は取る。比較器７６５と７７５の出力
はパリティ−・エラー信号であり、これらの信号は第９
図のエラー・ロジックに供給される。

第８図はＤＭＡエンジン８００の基礎を示す。

好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ）　　８１０、ＤＭＡ制御装置
８２０、およびＤＭＡレジスタ８３０を有する。ドライ
バ８１５と受信機８１６によって、メモリ制御装置７０
とクロスリンク９０との間にインターフェースが設けら
れる。

ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受は取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に構成する。制御装置８
２０によって、データ・ルータ８１０が第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制御７
０回路に送る８ ように、その構成がまた設定される。データ・ルータは
、その状態信号をＤＭＡ制御装Ｗ８２０に送り、このＤ
ＭＡ制御装置はこの信号を他のＤＭＡ情報と共に第９図
のエラー・ロジックに伝える。

レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。

次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６０に送られる
。

上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。

９ 第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆｉｒｅｗａｌｌ）のミス比較
信号およびアドレス／制御エラー信号のようなある種の
外部信号と同様に、診断エラー・ロジック８７０に対す
る入力である。好適な実施例の場合、診断エラー・ロジ
ック８７０はクロスリンク９０と９５を介してシステム
１０の他の構成要素からエラー信号を受は取る。

診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイごングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュー０ ル６０内にアドレスを記憶する。

診断エラー・ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０ばまたサイクル・
タイプ（例えば読み出し、書き込み等）を示ず情報をＣ
ＰＵ３０から受は取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰＵ
／１０エラー、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故
障の存在を判定する。

ＣＰＵ／１０エラーは、バス４６のＣＰＵ／１０サイク
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に発生するエラーであり、好適な実施例
の場合、主としてソフトウェアによって処理される。Ｃ
ＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作またはメモリ
の内容を保障することのできないエラーである。

エラー・カテゴリー化ロジック８５０からの出１ 力は、エンコーダ８５５に送られ、このエンコーダ８５
５は特定のエラー・コードを形成する。このエラー・コ
ードは、エラー・ディスエーブル信号が存在する場合、
次にＡＮＤゲート８５６を介してクロスリンク９０と９
５に送られる。

エラー・コートを受は取った後、クロスリンク９０．９
５．９０’、９５’はメモリ制御装置にり１−ライ要求
信号を送る。第９図に示すように、メモリ制御装置７０
のエンコーダ８９５はサイクル・タイプ情報とエラー信
号〔サイクル・クオリファイヤ（ｑｕａｌｉｆ　１ｅｒ
ｓ）　　として纏めでに示される〕と共にリトライ要求
信号を受は取る。エンコーダ８９５は、次にシステム故
障エラー・レジスタ８９８に記憶するための適当なエラ
ー・コードを発生する。

システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。

システム故障エラー・レジスタ８９８とは違って、診断
エラー・レジスタ８８０はクロスリンク・レールからの
１つの入力のエラーのようなレール・２ ユニーク情報およびメモリ・モジュール６０内の修正不
可能なＥＣＣエラーのよ゛うなゾーン・ユニーク・デー
タのみを含んでいる。

診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのビットを含んでいる。

これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸｌ０ビツト、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー・
アドレス・レジスタ８６５が凍結される。

第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスエーブル・コード、およびミラー・バ
ス・ドライバ・イネーブル部８７６の短う−・ハス・ド
ライバ３ ・イネーブルコードのようなある種の状態情報を記憶す
る。ＤＭＡ比率コードは、ＤＭＡに割り当てることので
きるメモリ帯域幅の部分を特定する。

エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・ハス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・ハス・ドライバを動作させる信号を与えられる。

４、　クロスリンク メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。

船釣に、クロスリンク９０および９５によって、ＣＰＵ
モジュール３０、ＣＰＵモジュール３０′Ｉ１０モジユ
ール１００．１１０．１２０、およびＩ１０モジュール
１１０’、１１０’、１２０’との間の通信が行われる
。（第１図参照）クロスリンク９０と９５は、第１０図
に示すように、並列レジスタ９１０と直列レジスタ９２
０の両方を含む。両方のタイプのレジスタは、本発４ 明の好適な実施例でプロセッサ間の通信を行うために使
用される。通常の動作の期間中、処理システム２０と２
０′は同期され、データはそれぞれクロスリンク９０／
９５と９０’／９５’の並列レジスタ９１０を使用して
、処理システム２０と２０’　との間で交換され、処理
システム２０と２０′が同期されていない場合、プート
ストラッピングの期間中に最も顕著に現れるように、デ
ータは直列レジスタ９０２によってクロスリンクの間で
交換される。

並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらばメモリ・モジュ
ール６０内には存在しない。

Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するか、ゾーン・アドレス・スペー
ス内に存在するかのいずれかであ５ る。「システム・アドレス・スペース」という用語は、
システム１０全体を通してアクセスすることのできるア
ドレス、すなわち処理システム２０と２０′の両方によ
ってアクセスすることのできるアドレスのことである。

「ゾーン・アドレス・スペース」という用語は、特定の
クロスリンクを含むゾーンによってのみアクセス可能で
あるアドレスのことである。

第１０図に示す並列レジスタは、通信レジスタ９０６と
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうで６ なければ、処理システム２０と２０′は、ロックステッ
プ同期状態にあり同じ一連の命令を客間時に実行してい
るため、ゾーン・ユニーク・データをゾーン１１内の通
信レジスタ９０６のみに記憶することはできず、これら
はこの同じデータをゾーン１１′内の通信レジスタ９０
６’　　（図示せず）にも記憶しなければならない。

しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことができ、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。

Ｉ１０リセット・レジスタ９０８は、システム・アドレ
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールがリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ビ
ツトを有する。■１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。

７ 並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。

並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、プロセッサ
２０と２０′が例えロック・ステップ同期状態（例えば
、位相ロック状態およびこれと同じ状態）で動作してい
なくても、これらのプロセッサ２０と２０′に通信を行
なわせることである。好適な実施例の場合、幾つかの並
列レジスタがあるが、本発明を理解するためにこれらを
説明する必要はない。

制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ３Ｒビット９１３であり、これはプートストラビング
のために使用され、対応するゾーンの処理システムがプ
ートストラブ・プロ８ セスが既に終了しているかまたはこのシステムが再同期
を行ったかのいずれかの理由のために、この処理システ
ムが既にそのブートストラブ・プロセスを開始したかど
うか、またはそのゾーンに対する動作システムが現在勤
作中であるかとうかを示す。

制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モート・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター・モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１６は、クロスリンク９０をクロ
スリンク・オフ・モード、デュプレックス・モード、ク
ロスリンク・マスター・モード、またはクロスリンク・
スレーブ・モードのいずれかにあるものとして識別する
。

９ 直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
は取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。

第１１図は、プライマリ・クロスリンク９０およびごラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。

対応するクロスリンクの構成要素は、好適な実施例では
、クロスリンク９０′および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互接続部１３０．１３２．１３０′および１３２
′との間に送られる。

第１２図は、ルート・データおよびアドレス信０ 号を送るのに使用される好適な実施例のプライマリ・ク
ロスリンク９０の構成要素を示す。対応するクロスリン
クの構成要素は、クロスリンク９５．９０′および９５
′内に存在する。

第１１図は、プライマリ・クロスリンク９０とごラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。

プライマリ・クロスリンク９０の構成要素と同しくラー
・クロスリンク９５の回路の構成要素は同し番号で示す
が、くラー制御装置の場合には番号の次に「ｍ」の文字
を付ける。

第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイく
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
１ ９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置７０′からのデータと同時にクロスリンク
９０を通過することを保証することである。

もしメモリ制御装置７０からのコードがクロスリンク９
０′を介して処理システム２０′に送られるべきであれ
ば、ドライバ９３７が起動される。

メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣ５ＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受は取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。

マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０′からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正２ しい遅延目的のため、ラッチ９３９の記憶され、もしこ
れらのコードがモジュール相互接続部１３０に送られる
べきであれば、ドライバ９４０が起動される。

データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介して１つの方向のみに流れるが、制
御信号はそのトランザクションの期間中に双方向に流れ
るという事実を反映している。これと同し理由のため、
バス８８と８９のデータ線は双方向であるが、制御方向
は双方向ではない。

バス８８を介してメモリ制御装置７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出３ 力されるデータは受信装置９８６によってバッファされ
、ラッチ９８８に記憶され、次にマルチプレクサＭＵＸ
Ａ９６６の人力に向かう。マルチプレクサ９６６の出力
は、ラッチ９８６に記憶され、もしドライバ９６９が起
動されれば、モジュール相互接続部１３０に送られる。

第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ３ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１０から制
御コードを受は取り、ラッチ９４３に転送するため並列
レジスタ・コードまたはラッチ９４１からのコードのい
ずれかを選択する。もしこれらの制御コードがクロスリ
ンク９０’に転送されるべきであれば、ドライバ９４６
が起動される。クロスリンク９０′からのコード（およ
び従ってメモリ制御装置７０′からの制御コード）は受
信機９４７いよってバッフアされ、ラッチ９４８に記憶
され、入力として４ マルチプレクサＣ３ＭＵＸＤ９４５に加えられる。

マルチプレクサＣ３ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を入力とし
て受は取る。

マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０′からのコードの
いずれかを選択し、これらの信号を人力としてマルチプ
レクサＣ３ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受は取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドライバ９５１が起動される。

マルチプレクサ９４９に対する人力であるエラー・コー
ドＥＲＲの目的は、レールの１つのエラ５ −によって、レールとしての同しゾーン内のＣＰｕが異
なった情報を処理しないことを保証することである。も
しこのようなことが発生すれば、ＣＰＵモジュール３０
は故障を検出し、これによってトラスチックだが恐らく
必要のないアクションが発生する。このことを回避する
ため、クロスリンク９０はＥＸＣＬＵＳＩＶＥ　　ＯＲ
ゲート９６０を有し、このゲートによってマルチプレク
サ９４５と９４５ｍの出力が比較される。もしこれらの
出力が異なっていれば、ゲー）９６０によってマルチプ
レクサ９４９はＥＲＲコードを選択する。

ＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ・モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同じ結果を遠戚する。

第１２図に示すデータとアドレスの流れは第６ １１図の制御信号の流れと同しである。モジュール相互
接続部１３０からのデータとアドレスは、ラッチ９７２
に記憶され、次に入力としてマルチプレクサＭＵＸＢ９
７４に入力として加えられる。

並列レジスタ９１０からのデータによって別の人力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＵＸＣ９７６に対する人
力であり、このマルチプレクサＭＵχ０９７６は、また
もともとメモリ制御装置７０から送られてラッチ９６１
に記憶されているデータとアドレスを受は取る。マルチ
プレクサ９７６は、次にこれらの人力の１つを選択して
ラッチ７９８に記憶する。もしモジュ−ル相互接続部１
３０から入力されたものであれ、メモリ制御装置７０か
ら入力されたものであれ、もしデータとアドレスがクロ
スリンク９０′に送られるべきであれば、ドライバ９８
４が起動される。

クロスリンク９０’から入力されたデータは受信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまた７ マルチプレクサＭＵＸＤ９８２に対する人力が与えられ
る。マルチプレクサＭＵＸＤ９８２の他方の入力はラン
チ９８０の出力であり、このラッチ９８８はラッチ９７
８から人力されたデータとアドレスを有している。マル
チプレクサ９８２は次にその入力の１つを選択し、こら
ば次にラッチ９００に記憶される。もしデータまたはア
ドレスがメモリ制御装置７０に送られるべきであれば、
ドライバ９２２が起動される。シリアル・レジスタ９２
０からのデータはドライバ９４４を介してメモリ制御装
置７０に送られる。

クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック９９６、および
デコード・ロジック９９８によって発生される幾つかの
信号によって制御される。

適当な入力ソースを選択するため、このロジックによっ
て、適当な人力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９、８ ９６６．９７４．９７６、および９８２を制御する信号
が与えられる。更に、このデコード・ロジックは、また
ドライバ９４０．９４６．９５１．９６９．９８４．９
９２、および９９４を！ｌＪｉ卸する。

制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード・ロジック９
７０．９７１．９７０ｍ、９７１ｍ。

および９９６によって発生される。デコード・ロジック
９９８．９７０および９７０ｍは、データとコードがそ
れ自身のゾーンから受は取られるか他のゾーンから受は
取られるかを制御するのに必要なデータとコードをこの
ロジックが受は取ることを保証する位置に持続される。

デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ′９３７．９３７ｍおよび９８４が適切
な状態にセットされることを保証することである。この
「初期デコード」によって、データ・アドレスとコード
が全てのケースで適切なりロスリンクに送られることを
確認する。この９ ような初期デコード・ロジックがなければ、クロスリン
クは全てそれらのドライバが不能にされた状態におかれ
る可能性がある。メモリ制御装置のドライバがまた不能
にされれば、そのクロスリンクは決してアドレス、デー
タおよび制御コードを受は取らず、そのクロスリンクに
接続されているＩ１０モジュールの全てを効率的に不能
にする。

デコード・ロジック９７０．９７１．９７０ｍ、９７１
ｍ、および９９８によって発生されたドライバ制御信号
を説明する前に、これらのゾーン、従ってクロスリンク
９０と９５がとることのできる異なったモードを理解す
る必要がある。第１３図は、異なった状態ＡないしＦお
よび各モードに対応するこれらの状態を説明する表であ
る。

開始時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンのＩ
ｌｏと通信を０ 行う能力を要求し、その要求が受は入れられた後、これ
らのゾーンは状態ＢとＣとして示されるマスター／スレ
ーブ・モードに入る。このようなモードの場合、マスタ
ーであるゾーンは動作しているＣＰＵを有し、そのゾー
ンおよび他方のゾーンのＩ１０モジュールを制御する。

再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同しマスター／スレーブモードに戻る。

しかし、もし再同期が底切すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、１ このモードで継続され、この場合、システムは２つのマ
スター・スレーブ・モードの１つに入る。

スレーブはそのプロセノ′リーーがＣＰＭ／ＭＥＭ故障
を経験したゾーンである。

状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生ずると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。

第１１図および第１２図に示すデコード・ロジック９７
０，９７０ｍ、９７１．９７１ｍ、９９８（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定するため、第１０図に示す再同
期モード・ビット９１５とクロスリンク・モード・ビッ
ト９１６にアクセスする、更に、このクロスリンク・デ
コード・ロジックは、またデータ・トランザクションの
期間中にメモリ制御装置７０と７５から送られ９ま たアドレスの一部を受は取って分析し、クロスリンク・
マルチプレクサとドライバの状態をどのようにして設定
するかをクロスリンク・デコード・ロジックに対して更
に指示すアドレス情報を取り出す。

マルチプレクサの状態を設定するのに必要な情報は、−
魔界なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあれば、これらのマルチプ
レクサはまた他方のゾーンからデータ、アドレスおよび
コードを選択する。

クロスオーバー・モードの場合、モジュール相互３ 接続部に送られるべきデータはチエツクのため他方のゾ
ーンから受は取られるべきである。好適な実施例の場合
、モジュール相互接続部１３０はゾーン１１のプライマ
リ・レールからデータ、アドレスおよびコードを受は取
り、モジュール接続部は、ゾーン１１’のξラー・レー
ルからデータ、アドレスおよびコードを受は取る。また
は、モジュール相互接続部１３２はゾーン１１′のプラ
イマリ・レールからデータ、アドレスおよびコードを受
は取ることができ、これによって、一方のゾーンのプラ
イマリ・レールを他方のゾーンのξラー・レールと比較
することが可能になる。

マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受は入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、アドレスおよびコードが■／○モジ
ュールから受は取られる場合と、クロスリンクが再同期
スレーブ・モードであり、データ、アドレスおよびコ−
４ トが他方のゾーンのメモリ制御装置から受は取られる場
合の両方について、真実である。

もしメモリ制御装置７０および７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４ばこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセントされる。

もしこの情報がメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ　　ＯＲゲー
ト９６０と９６０ｍがクロスリンク９０と９５を介して
転送された５ データの間で比較のミスを識別すれば、ＥＲＲコードを
選択するようにセラＩ・される。この後者の場合、マル
チプレクサ９４９と９４９ｍの制御は、クロスリックロ
ジ・ツクからではなくてＥＸＣＬＵＳＴＶＥＯＲゲー１
−９６０と９６０ｍから行われる。マルチプレクサ９４
９と９４９ｍは、クロスリンク・レジスタ９１０が要求
された場合には、これらのレジスタからコードをまた選
択し、これらのコートが要求された場合には、マルチプ
レクサ９４５と９４５ｍの出ツノをまた選）尺する。マ
ルヂブレクサ９４５と９４５ｍは、それぞれマルチプレ
クサ９４２と９４２ｍからの出力かまたはそれぞれクロ
スリンク９０′と９５′からのＴ１０コートかのいずれ
かを選択する。

マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するか、またはデータとアド
レスがＩｌｏに対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０′に送られるべきであ
る場合、メモリ６ 制御装置９０からのデータとアドレスを選択するかのい
ずれかである。

トライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モート′、マスター・モードまたは
再同期マスター・モードにある場合、動作される。ドラ
イバ９４０と９４０ｍは、ゾーン１１のｌ１０）ランザ
クジョンの場合に動作される。ドライバ９４６と９４６
ｍは、クロスリンク９０と９５がデュプレックス・モー
ドまたはスレーフ・モードの場合に動作される。ドライ
バ９５１と９５１ｍは常に動作されている。

ドライバ９６９はゾーン１１に対するｌ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１′のＩｌｏに送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０’からデータを受は取る。ドライバ９９２と
９９４は、データがメモリ制御装置７０に送られている
場合に動作される。ドライバ９９４は、シリアル７ ・クロスリンク・レジスタ９１０の内容が読み出されて
いる場合ムこ動作され、ドライバ９９２は全ての他の読
み出し期間中に動作される。

５、発振器 両方の処理システム２０と２０′が各々同し機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同し速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ′○およびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システム１０は、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対するクロック信号の間の位相差を
最小にするために、タイミング・システムを有している
。

第１４図は、処理システム２０と２０′で実施８ される本発明のタイ逅ング・システムのブロック図を示
す。このタイミング・システムは、処理システム２０の
ＣＰＵモジュール３０の発信器システム２００と処理シ
ステム２０′のＣＰＵモジュール３０′の発振器システ
ム２００′によって構成される。発振器２００′の構成
要素は発振器２００の構成要素と同じであり、両方の発
振器システムの動作は同じである。従って、発振器シス
テム２００と２００′の動作が異なっている場合を除い
て、発振器システム２００の構成要素と動作のみを説明
する。

第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６　Ｍｈｚの基本発振器信号を発生する。ＶＣＸ○２０
５の周波数は入力の電圧レベルによって調整することが
できる。

クロック分配チップ２１０は基本発振器信号を９ 分周し、全て同し周波数を有する４つの一次クロックを
発生することが望ましい。プライマリＣＰＵ４０の場合
、これらのクロックはＰＣＬＫ　　ＬおよびＰＣＬＫ　
　Ｈであり、これらは相互に論理が反転しているもので
ある。ミラーＣＰＵ５０の場合、クロック分配チップ２
１０はクロック信号ＭＣＬＫ　　ＬとＭＣＬＫ　　Ｈを
発生し、これらはまた相互に論理が反転しているもので
ある。第１５図は、これらのクロック信号のタイミング
と位相の関係を示す。クロック信号ＰＣＬＫ　　Ｌ、Ｐ
ＣＬＫ　　Ｈ，ＭＣＬＫ　　Ｍ、およびＭＣＬＫＨは約
３３．３３　Ｍｈｚであることが望ましい。クロック・
チップ２１０は、また第１５図に示す１６．６６Ｍｈｚ
の位相ロック・ループ信号ＣＬＫＣＩ（をまた発生する
。この位相ロック・ループ信号は、この信号をバッファ
するクロック・ロジック２２０に送られる。

クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック・ロジック・００ バッファ２２０′は、それ自身のバッファされた位相ロ
ック・ループ信号ＣＬＫＣ’　　Ｈを発振器２００の位
相検出器２３０に送る。位相検出器２３０は、遅延素子
２２５を介してクロック・ロジック２２０から位相ロッ
ク・ループ信号ＣＬＫＣＨをまた受は取る。遅延素子２
２５は、クロック・ロジック・バッファ２２０′からの
ケーブル・ラン（ｃａｂｌｅ　ｒｕｎ）による遅延を概
算する。

位相検出器２３０は、その人力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸ０２０５の周波
数を変換する。

位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。

第１６図は、位相検出器２３０の詳細図である。

０１ 位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受は取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受は取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。

もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５はｒｓＬＡ
ＶＥＪの位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′が「マスター」の位置にあれば、処理システ
ム２０と２０’は位相ロックされず、非同期の状態で（
独立して）動作する。

位相差信号２３５の電圧水準は、また電圧比較器２３４
に対する入力であり、これらの位相差は位相の進みと遅
れの許容範囲を表す電圧■、、、□およびＶ　ｒ＠ｔ’
ｌである。もしこの位相差が許容範囲で　０２ あれば、ＰＨＡＳＥ　ＥＲＲＯＲ信号は活性化されない
。もしこの位相差が許容範囲以外であれば、ＰＨＡＳＥ
　　ＥＲＲＯＲ信号２３６は活性化され、クロック・デ
コーダ２２０を介してクロスリンク９５に送られる。

６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。この■／○モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適応することができる。

第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　１
０００の好適な実施例の構成要素を示す。ファイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１０とバス１０２０に接続するための３２ビットのバ
ス・インターフェース１８２０を有する。インターフェ
ース１８１０と１８２０は内部ファイヤウオール・ハス
１８１５によって接続され、このファイヤウオール・バ
ス１８１５はまたファイヤウオール１０００の他の構成
要素と３５ビツト幅の並列ハスであることが望ましい。

Ｉ１０モジュール１００はデュアル・レールモジュール
相互接続部１３０と１３２によってＣＰＵモジュール３
０に接続される。モジュール相互接続部の各々し才、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からハス１０２０にデータを書き込む。

この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受は取った自分自身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０′からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１０００と１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０′がロックステップ同期
の状態にあるからである。

ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。

その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエツクされる。ＥＤＣ／ＣＲＣ発生装置１８
５０は、また内部ファイヤウオール・バス１８１５に接
続される。

ＥＤＣ／ＣＲＣ発生装置１８５０は、Ｉ１０装置によっ
て使用されるのと同じＥＤＣ／ＣＲＣコードを発生して
チエツクを行う。Ｉ１０モジュール１００は２つのＥＤ
Ｃを発生することが望ましい。一方のＥＤＣはまたＥ　
Ｄ　Ｃ／ＣＲＣでもよく、これはモジュール１００が接
続されているアサ−ネット（Ｅｔｈｅｒｎｅｔ）パケッ
ト・ネットワークのよ　０５ うなネットワークに対するインターフェースに使用され
る（第１７図の構成要素１０８に参照）。

他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。

ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥＤＣ／ＣＲＣを適応することは必要でないが、その
理由は、モジュールゆ相互接続部が２重になっているか
らである。例えばＣＰＵモジュール３０の場合、クロス
リンク９０はモジュール相互接続部３０を介してファイ
ヤウオール１０００と通信を行い、クロスリンク９５は
モジュール相互接続部１３２を介してファイヤウオール
１０００と通信を行う。

アサ−ネット・ネットワーク１０８２から受は取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥ　Ｄ　Ｃ／ＣＲＣの有効性をチエツク
される。Ｅ　Ｄ　Ｃ／ＣＲＣが完全であるデータは、こ
れもまた第１７図に示すローカルＲＡＭ１０６０に書き
込まれる。ローカル　０６ ＲＡＭ１０６０内の全てのデータは、ＤＭＡを使用して
メモリ・モジュール６０に転送される。

ＤＭＡ制御装置１８９０は転送の調整を行い、Ｅ　Ｄ　
Ｃ／ＣＲＣ発生装置に転送中のＥ　Ｄ　Ｃ／ＣＲＣによ
って符号化されたデータの有効性をチエツクさせる。

Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、Ｅ　Ｄ　Ｃ／Ｃ
ＲＣを付加してもよい。

データがＩ１０バッファメモリからメイン・メモリに移
動する場合、Ｅ　Ｄ　Ｃ／ＣＲＣはチエツクを受けてメ
イン・メモリに移動してもよく、または取り除かれても
よい。データがＩ１０バッファメモリからディスクまた
はアサ−ネット・アダプタのような外部装置を介して移
動される場合、ＥＤＣ／ＣＲＣは局部的または離れた位
置にある受信ノードでチエツクされてもよく、またはそ
の両方でチエツクされてもよい。メモリ・データ・バケ
ットは遠くの位置にあるノードまたは■／○モジコ。

−ルのローカル・インターフェースによって発生された
それらのＥ　Ｄ　Ｃ／ＣＲＣを有してもよい。

この動作によって、Ｉ１０モジュール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同し
くらい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥ　Ｄ　Ｃ／ＣＲＣコードを発
生してチエツクするＥ　Ｄ　Ｃ／ＣＲＣ発生装置を有す
ることが望ましい。

一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲ′ＡＭ１０
６０に特有のＤＭＡの動作の部分を取扱う。３２ビツト
・バス１０２０は２つの異なったモードで駆動される。

ＤＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９
０は標準非同期マイクロプロセッサ・バスとしてバス１
０２０を使用する。ＤＭＡの動作が発生するローカルＲ
ＡＭ１０６０のアドレスは共有のメモリ制御装置１０５
０とＤＭＡ制御装置１８９０に供給される。実際のＤＭ
Ａの転送の期間中、ＤＭＡ制御装置１８９０はＤＭＡ制
御線１８９５に非同期の状態でバス１０２０を駆動させ
る。共有のメモリ制御装置１０５０はバス・サイクル毎
に３２ビツトのデータ・ワニドをバス１０２０に転送し
、ＤＭＡ制御装置１０９０はどれくらいの数のワードの
転送が残っているかについての情報を得る。共有のメモ
リ制御装置１０５０は、またローカルＲＡＭ１０６０を
制御して次のＤＭＡアドレスを発生する。

Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。

ＣＰＵモジュール３０はメモリ・アレイ６０との転送動
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの０９ 動作を管理する。このような作業の分割によって、いず
れかのモジュールのＤＭＡロジックの故障がゾーン１１
または１１′のいずれかの他のモジュールのデータの健
在性を低下させることを防止する。

トレースＲＡＭ１８７２はトレースＲＡＭ制御装置１８
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０′５０および５０′と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、コンピュータ・システム１０全体の種々のトレ
ースＲＡＭが以下で説明するある種の機能を実行する。

トレースＲＡＭとの通信はトレース・バス１０９５で行
われる。トレースＲＡＭ制御装置１８７０は、トレース
・バス１０９５からの信号に応答して、トレースＲＡＭ
１８７２に記憶を停止させるかその内容をソレース・ハ
ス１０９５放出させる。

３２ビツトの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共に　１０ Ｉ１０モジュールＩＱＯの他の構成要素にも接続される
。共有のメモリ制御装置１０５０は、Ｉ１０モジュール
１００の■１０モジュール・バス１０２０にもまた接続
される。共有のメモリ制御装置１０５０は共有のメモリ
・ハス１０６５によってローカル・メモリ１０６０に接
続され、この共有のメモリ・ハス１０６５は３２ビツト
のデータを１１送することが望ましい。ローカル・メモ
リ１０６０は２５６キロハイトのメモリを有するＲＡＭ
であることが望ましいが、このＲＡＭ１０６０は任意の
サイズでよい。共有のメモリ制御装置１０５０とローカ
ルＲＡＭ１０６０によって、■／○モジュール１００に
対する記憶能力が与えられる。

ディスク制御装Ｗ　１０７０によって、第１図のディス
ク１０７５および１０７５’のようなディスクに対して
標準のインターフェースが設けられる。ディスク制御装
置１０７０は、ローカルＲＡＭ１０６０に使用するため
またはＩ１０モジュール・バス１０２０との通信を行う
ために共有のメモリ制御装置１０５０にまた接続される
。

ネットワーク制御装置１０８０はネットワーク・インタ
ーフェース１０８２によってＥＴＩＩＥＲＮＩＥＴネッ
トワークのような標準ネットワークに対してインターフ
ェースを与える。ネットワーク制御装置１０８０は、ロ
ーカルＲＡＭ　１０６０とＩ１０モジュール・ハス１０
２０の両方に対してインタフェースとして機能する共有
のメモリ制御装置１０５０にまた接続される。しかし、
Ｉ１０モジュール・ハス１０２０の特定の組織または構
造については何等の要求も存在しない。

ＰＣＴＭ　（電源および冷却用インターフェース・モジ
ュール）サポート・ニレメンｌ−１０３０は、Ｉ１０モ
ジュール・バス１０２０に接続されると共にＡＳＣＩＩ
インターフェース１０３に接続される。ＰＣ■Ｍサポー
ト・エレメント１０３０によって、処理システム２０は
電源システムの状態（すなわちバッテリ・レギュレータ
等）と冷却システム（すなわちファン）を監視してこれ
らの適切な動作を保証することが可能になる。ＰＣＴＭ
サポート・エレメント１０３０は、バッテリの電圧が許
容できない程度に低い等のある種の故障または潜在的な
故障の徴候が存在する場合のみ、メツセージを受は取る
ことが望ましい。全ての電源および冷却サブシステムを
周期的に監視するために、ＣＰＩＭサポート・エレメン
ト１０３０を使用することもまた可能である。または、
ＰＣＩＭサポート・エレメント１０３０は、直接ファイ
ヤウオール１０００と１０１０に接続されてもよい。

診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
ー・チエツク情報を集めるために使用される。このデー
タは、それぞれファイヤウオール１０００と１０１０を
介してトレース・バス１０９５と１０９６に集められる
と共にモジュール・バス１０２０を介してマイクロプロ
セッサ１１００に集められる。

Ｄ、インタープロセッサとインターモジュールの　１３ 通信 １、エニｌ径羅 コンピュータ・システム１０の構成要素ハ、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号によっ
て構成される。これらは１９図に示される。並列リンク
は、２組の同しデータおよびアドレス線、制御線、割り
込み線、符号化エラー線、および１木のソフ１へ・リセ
ット・リクエスト線を有する。

データおよびアドレス線と制御線は、モジュール相互接
続部１３０と１３２（または１３０′と１３２’）また
はメモリ・モジ１−ル６０　（６０’からＣＰＵ士ジュ
ールの間で交換される情報ををしている。

割り込み線は、Ｉ１０サブシステム（モジプ４−１４ ル１ＯＯ１１１０，１２０，１００’、１１０’および
１２０’）で使用可能な割り込み水準の各々に対し１本
の線を有することが望ましい。これらの線はクロスリン
ク９０．９５．９０′、および９５′によって共有され
る。

符号化エラー線は、両方のゾーンに対するコンソール「
ＨＡＬＴ」要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰＵ／メモリの故障の発生を示す
コード、ｌっは両方のゾーンに対してＤＭＡエラーを同
期させるコード、および１つはクロック位相エラーを示
すコードである。各ゾーン１１または１１′からのエラ
ー線は、ゾーン１１に対するＯＲゲート１９９０または
ゾーン１１’に対するＯＲゲート１９９０’のようなＯ
Ｒゲートに対する入力である。各ＯＲゲート２の出力に
よって、他方のゾーンのクロスリンクに対する人力が与
えられる。

欠陥許容処理システム１０は、過渡的な故障に関係なく
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００．１１０．１２０．１００’、１１０’、１２０’
　）は、また過渡的なエラーまたは故障を経験しても動
作を継続することができる。好適な実施例の場合、ファ
イヤウオール比較回路１８４０の検出したエラーによっ
て、同期化されたエラー・レポートがＣＰＵの管理する
動作に関して経路２５を介して行われる。

ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同しエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。

ある種の過渡的なエラーは、動作を完全デュプレックス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データが生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフ・システムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。

経路２５の符号化エラー線のＣＰＵメモリ故障コードば
、ＣＰＵ３０のＣＰＵとメモリ・エレメントが故障して
いることをＣＰＵ３０′に知らせる。

サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているバス動作のタイプがサイクル・タイプによっ
て決められる。すなわち、これらは、ＣＰＵ　　Ｉｌｏ
の読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまた
は割り込みベクトルの要求である。エラー・タイ１７ プによってファイヤウオールの比較ξスまたはＣＲＣの
エラーが決められる。「準備完了」のメツセージはＣＰ
ＵとＩ１０モジュールとの間に送られて要求された動作
の完了を示す。

シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２＆Ｉｌ有している。

交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。である。

第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。

第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ・データのｃｐｕのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的な１Ｂ ＣＰＵ　　Ｉｌｏによるデータ読み出し動作のためのデ
ータ経路を示す。このような動作はローカル・データの
読み出しと呼び、これをローカル・メモリ１０６０から
のＤＭＡによるデータの読み出しと区別し、このローカ
ル・メモリ１０６０は通常内部装置の制御装置からのデ
ータを有している。

ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０’　）に記憶されているものと仮定
する。経路が１つの場合、データはファイアウオール１
０００、モジュール相互接続部１３０を介してクロスリ
ンク９０に流れる。第１２図から分かるように、クロス
リンク９０はファイアウオール　１０００からメモリ制
御装置９０に流れるデータを遅延させ、その結果、クロ
スリンク９０′に対するデータは、データがメモリ制御
装置７０に加えられるのと同時に、このメモリ制御装置
７０に加えられ、従って、処理システム２０と２０′が
同期状態のままであることが可能になる。このデータは
、次に内部バス４６と４０′によってメモリ制御装置７
０および７０′からＣＰＵ４０および４０′に進む。

同し経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。

ＣＰＵｌ０読の出し動作は、また共有のメモリ制御装置
１０５０’　とＩ１０装置１００′のローカルＲＡＭを
介して処理システム２０′のＴ１０処置から受は取られ
たデータに対してもまた実行されることができる。

Ｉ１０モジュール１００．１１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００’、１１
０’　　　１２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状態にはない。ＣＰＵ　　
Ｔ１０読み出しのためメモリ制御装置１０５０’とロー
カルＲＡＭ１０６０’行う使用して、データは先ずクロ
スリンク９０′と９５′に進む。残りのデータ経路はメ
モリ制御装置１０５０からの経路と同しである。データ
はクロスリンク９０′と９５′からメモリ制御装置７０
′と７５′を経由して最終的にそれぞれＣＰＯ４０′と
５０′に進む。同時に、データはそれぞれクロスリンク
９０と９５を横切って進み、次に遅延エレメントを経由
しないでそれぞれＣＰＵ４０と５０に進み続ける。

第２０Ｂ図は、ローカル・データのＣＰＵ　　１１０書
き込み動作を示す。このようなローカル・データはＣＰ
Ｕ４０．５０．４０′および５０′からＩ１０モジュー
ル１００のようなＩ１０モジュールに転送される。この
ような動作の１つの例は、共有のメモリ制御装置１０５
０におけるレジスタＡに対する書き込みである。ＣＰＵ
４０によって転送されるデータは同じ経路に沿って進む
が、その方向はＣＰＵ　　Ｉｌｏの読み出し期間中のデ
ータの方向と逆の方向である。特に、このようなデータ
はバス４６、メモリ制御装置７０．種々のラッチ（同期
を行うため）、ファイヤウオール２１ １０００、およびメモリ制御袋Ｗ１０５０を通過する。

ＣＰＵ５０’からのデータは、またＣＰＵ１１０の読み
出しの経路を逆の方向に流れる。特に、このようなデー
タは、ハス５６′、メモリ制御装置７５′クロスリンク
９５′クロスリンク９５を経由しくファイヤウオール１
０１０に行く。

上で述べたように、ファイヤウオール１０００と１０１
０はＴ１０の書き込み動作の期間中にデータをチェンク
して記憶する前にエラーを調べる。

書き込みが他方のゾーンのＩ１０モジコー−ルに対して
行われる場合、同し動作が行われる。しかし、ＣＰ　Ｕ
　５０と４０′からのデータがＣＰ　ｔＪ５０′と４０
からのデータの代わりに使用される。

ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比較される。Ｔ１０書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に　２２ 使用している期間中に全てのデータ経路をチエツクする
ためである。各ゾーンに対するインターレール・チエツ
クはメモリ制御袋Ｎ７０．７５．７０’および７５′で
前に実行された。

第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同し時
間にファイヤウオール１０００と１０１０に到着する。

ＣＰＵ　　Ｉ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受は取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵｌ１０の読み出しに対するデータと同じである
。

特に、共有のメモリ制御装置１０５０’からのデータは
、ファイアウオール１０００’、クロスリンク９０′　
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′　（遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー・チエツクの期間中にメ
モリ制御袋Ｗ７０′からのデータと比較される。ＣＰＵ
１１０の読み出しの場合のように、ＤＭＡ書き込み動作
中のデータは、共有のメモリ制御袋ｆｆ１１０５０を介
して交互に同し動作に入ってもよい。

クロスリンク９０′からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。

第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。

２、　リセット システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステム１０のリセットは、もし絶対的に必　２５ 要でなければ、ＣＰＵ４０．４０′、５ｏおよび５０′
による命令の実行の流れに影響を及ぼさない。更に、シ
ステム１０のリセットは、正常な動作を回復するために
リセットされる必要のある部分のみに影響を及ぼす。

システム１０のリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。

この理由のため、システムのいかなる１つのリセットも
、ゾーン１１と１１′が直接に協力しないなら、ゾーン
１１と１１’の両方の構成要素を制御することはできな
い。従って、完全デュプレックス・モードで動作してい
るの場合、ゾーン１１内の全てのリセットはゾーン１１
′内のリセットとは独立している。

しかし、システム１０がマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システムｌｏ内のいかなるリセット
もメモリ・チップの内容に影２６ 響を及ぼさない。従って、キャッシュ・メモリ４２及び
５２、スクラッチ・パッド・メモリ４５および５５また
はメモリ・モジュール６ｏのいずれもリセットによって
いかなるデータも失うことはない。

システム１２は３つのクラスのリセット、すなわち、「
クロック・リセットゴ　「ハード・リセット」、および
「ソフト・リセッ１−」があることが望ましい。クロッ
ク・リセットはゾーン内の全てのクロック位相発生器を
再編成する。ゾーン１１内のクロック・リッセトはまた
ＣＰＵ４０と５０、およびメモリ・モジュール６ｏをイ
ニシアライズする。クロック・リセットは、これらのモ
ジュールのクロック位相発生器を再編成する以外にモジ
ュール相互接続部１３０と１３２に影響を及ぼさない。

システム１０がマスター／スレーブモードにある場合で
さえ、スレーブ・ゾーンでクロック・リセットを行って
も、これはマスターゾーンのモジュール相互接続部から
スレーブ・ゾーンのモジュール相互接続部に対するデー
タの転送を妨げない。しかし、ゾーン１１′でクロック
・リセ・２１・を行うと、ゾーン１１′内の対応する構
成要素がイニシアライズされる。

−Ｓ的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
ｌＯは、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う。

ハート・リセットはシステム１０をクリアし、従来のシ
ステムと同様に、システム１０を既知の構成に戻す。ハ
ード・リセットは、ゾーンが同期されるべき場合または
Ｉ１０モジュールをイニシァライズまたは不能にするべ
き場合に、電源を印加した後、使用される。シスチムニ
０の場合、４つのハード・リセット、すなわち、「パワ
ーアップ・リセット」、ｒＣＰＵハード・リセット」、
「モジュール・リセット」、及び「デバイス・リセット
」があることが望ましい。ハード・リセットは更にロー
カル・ハード・リセットとシステム・ハード・リセット
に分けることができる。ローカル・ハード・リセットは
、ＣＰＵがスレーブ・モードにある場合に応答するロジ
ックのみにに影響を及ぼす。システム・ハード・リセッ
トは、クロスリンク・ケーブル２５とモジュール相互接
続部１３０及び１３２に接続されているロジックのみに
限定される。

パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１′をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されない　２９ が、その理由は、各ゾーンがそれ自身の電源を有し、従
って異なった長さの「電源投入Ｊイヘントを経験するか
らである。パワーアップ・リセットは全てのハード・リ
セットとクロック・リセッ１〜をゾーン１１または１１
′に行うことによって実行される。

ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。

ＣＰＵハード・リセットは影響の与えられたゾーン内に
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアする。キャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハード・リセットは
クロスリンクのゾーン識別またはクロック・マスターシ
ップを変更しない。ＣＰＵハード・リセットは、ＣＰＵ
モジュールとクロック・リセットに加えることのできる
全てのローカル・ハード・リセット３０ の合計である。

・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障した■／○モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ノ＼イド、リセットはモジュール上の全
てのものをクリアし、診断モードでファイヤウオールを
離れ、ドライバを不能にする。

デバイス・リセットは、１１０モジユールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって与えられる。

他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセットは、システム１０内
の状態エンジンと一時的レジスタをクリアするが、これ
らはクロスリンク内のモード・ビットのような構成情報
を変化させない。更に、ソフト・リセットは、またモジ
ュール内のエラー処理機構をクリアするが、これらはシ
ステム・エラー・レジスタ８９８およびシステム故障ア
ドレス・レジスタ８６５のようなエラー・レジスタを変
化させない。

ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続されている装置もリセットされな
い。

ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。

第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０’、５０、
および５０′はクロックとノ＼−ド・リセットの組み合
わせのみによってリセットされる。更に、メモリ制御袋
Ｗ７０．７５．７０′および７５′はハード・リセット
に取り付けたＣＰＵ命令にサービスを行うのに必要なそ
れらの状態エンジンとレジスタを有している。従って、
ソフト・リセットはソフトウェアの実行にとって透明で
ある。

第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステム１０のモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
で開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオール１０００と１０１０に対
して行われる。従って、モジュール相互接続部１３０と
１３２によってサービスを受ける全てのモジュールはそ
れらの状態エンジンと一時的レジスタのリセットを有し
ている。これに　３３ よって、過渡的なエラーによって発生される全ての問題
のシステム・パイプラインがクリアされる。

システム１０は、デュプレックス・モードにあるので、
ゾーン１１′はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュ
ール３０と同時に、ソフト・リセットに対する要求を出
す。ゾーン１１’内のソフト・リセットは、ゾーンｌｌ
内のソフト・リセットと同じ効果を有している。

しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ・モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０に対してソフト・リセットを出す。更に、ソ
フト・リセットに対する要求は、クロスリンク９０と９
０′、クロスリンク・ケーブル２５およびクロスリンク
９０′と９５′を介してＣＰＵモジュー　３４ ル３０′に出される。一部のモジュール相互接続部１３
０と１３２はソフト・リセットを受は取る。

この同し構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。

ソフＩ・・リセットは、ｒｃｐｕソフト・リセット」と
「システム・ソフト・リセット」を有する。

ＣＰＵソフト・リセットは、要求を最初に出したＣＰＵ
モジュールの状態エンジンに影響を及ぼすソフ１−・リ
セットである。システム・ソフト・リセットは、モジュ
ール相互接続部とこれに直接取付けられた構成要素に対
するソフト・リセットである。ＣＰＵモジュールは、常
にＣＰＵソフト・リセットを要求することができる。シ
ステム・ソフト・リセットは、ＣＰＵを要求するクロス
リンクがデュプレックス・モード・マスター／スレーブ
・モード、またはオフ・モードにある場合にのみ、要求
することができる。スレーブ・モードにあるクロスリン
クは、他方のゾーンからシステム・ソフト・リセットを
与えられ、それ自身のモジュール相互接続部に対してシ
ステム・ソフト・シセットを発生ずる。

ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。

ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず）
、ＤＭＡエンジン８００およびクロスリンク９０と９５
を有する。ＣＰＵソフト・リセットは、またＤＭＡまた
はＩｌｏのタイムアウトに続いて発生することもできる
。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デバイ
スが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に対
して応答しない場合に発生ずる。

第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１１０．１００’および１１
０’　とメモリ・モジュール６０および６０′に対する
リセット線を示す。ＣＰＵモジュール３０は、何時電源
が印加されたかを示すＤＣＯＫ信号を受は取る。リセッ
トをイニシアライズするのはこの信号である。ＣＰＵモ
ジュール３０′は、その電源から同じ信号を受取る。

１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュールに対して必要である理由は
、システム・ハード・リセット線がシステムＩＯから個
々のＩ１０モジュールを取除くのに使用されるからであ
る。各システム・ソフト・リセットに対してＩ１０モジ
ュールを３つに制限しているのは、単にローデングを考
慮しているからにに過ぎない。更に、１つのクロック・
リセット線が全てのＩ１０モジュールとメモリ・モジュ
ールに送られる。１つのモジュールについて１つの線を
使用する理由は、負荷を制御することによってスキュー
を制限するためである。

第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１０と２２１１を　３７ 有している。メモリ制御装置７０と７５は、それぞれク
ロック発生装置２２２０と２２２１を有し、クロスリン
ク９０と９５は、それぞれクロック発生装置２２６０と
２２６１を有する。クロック発生装置は、システム・ク
ロンク信号を個々のモジュールによって使用するために
分割する。

メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。

クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
Ｕモジュールと共に残っているこのクロスリンクの部分
であり、従って、シリアル・レジスタ、および幾つか　
３８ のパラレル・レジスタを有している。クロスリンクの「
システム」部分は、モジュール相互接続部１３０と１３
２（または１３０′と１３２’）とクロスリンク・ケー
ブル２５にアクセスするために必要であるクロスリンク
のその部分である。

ローカル・リセット発生装置３３４０と２２４１は、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置７０と
７５のリセット制御回路２２３０と２２３１にハードお
よびソフト・リセット信号を送ることによって、ＣＰＵ
モジュール３０に対してリセットを発生する。ローカル
・クロスリンク・リセット制御回路２２４５と２２４６
は、それらの状態エンジン、転送するべきデータを記憶
しているラッチおよびそれらのエラー・レジスタをリセ
ットすることによって、ソフト・リセット信号に応答す
る。これらの回路は、ソフト・リセットに対して行うの
と同じ動作を行い、またエラー・レジスタと構成レジス
タをリセットすることによって、ハード・リセット信号
に応答する。

リセット制御回路２２３０と２２３１は、同し方法でハ
ードおよびソフト・リセット信号に応答する。

更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。

クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ｃＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。

更に、システム・リセット発生装置２２５ｏと２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム・ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。

メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込４１ み場合に、クロスリンク９０と９５にそれぞれソフト・
リセットを発生させる。ソフト・リセット要求レジスタ
２２３５と２２３６は、ソフト・リセット要求信号をロ
ーカル・リセット発生装置２２４０と２２４１に送る。

符号化エラー信号は、メモリ制御装置７０からローカル
・リセット発生装置２２４０と２２４１に送られる。

システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。

ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ信号によって発生されるパワーアップ
・リセットに対する要求によって発生される。

クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置　４２ 置２２４０．２２５０．２２４１および２２５１の全て
に行き渡ることを保証するため、適当な遅延要素を有し
ている。

事実、リセットの同期は、システム１０では非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。

第２１図と第２２図の構造を理解することによって、異
なったハート・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−船釣に、クロスリン
ク９０．９５．９０′および９５′は最初はクロスリン
ク・オフモードと再同期オフ・モードの両方の状態にあ
り、両方のゾーンはクロック・マスターシップを表明す
る。

ＣＰＵハードＭ故障リセ・ントは、メモリ制御装置７０
．７５．７０’および７５′がＣＰＭ／ＭＥＭの故障を
検出する時は何時でも自動的に動作される。符号化エラ
ー　ロジツクはエラー・ロジツク２２３７と２２３８か
ら両方のクロスリンク９０と９５に送られる。故障が発
生したＣＰＵモジュールは、そのクロスリンクをスレー
ブ状態にセントシ、他方のＣＰＵモジュールのクロスリ
ンクをマスター状態にセントすることによって、システ
ム１０から取り除かれる。しかし、故障が発生していな
いＣＰＵモジュールは、リセットを経験しない。その代
わり、これはシリアル・クロスリンク・エラー・レジス
タ（図示せず）内のコードを介して、他方のモジュール
の故障を知らされる。ＣＰＵハードＭ故障リセットは、
故障したＣＰＵモジュールを有するゾーンに対するクロ
ック信号とそのモジュールに対するローカル・ソフト・
リセソ１−によって構成される。

再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。

ゾーンＩＩとＩＩ’が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０′の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。

再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター・モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ・モードでな
ければならい。そこでリセットが両方のゾーンで同時に
行われ、これは、とりわけ４つのクロスリンク全てをデ
ュプレックス・モードにセントする。

４５ 再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。

システム１０の好適な実施例は、またクロック・リセッ
ト信号がコンフォーミング（ｃｏｎｆｏｒｍｉＢ）クロ
ックをリセン１へせず、非コンフォーミング・クロック
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなり１」ツクでモジュールの動作に影響を及ぼすか
らである。もしモジュールが正しく実行され、このクロ
ックが正しい位相であれば、その動作を変更することは
不必要であるばかりでなく無駄なことである。

第２３図は、ノンコンフォーごング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１０．２２１１．２２２
０．２２２１．２２６０、および２２６１内に位置する
ことが望　４６ ましい。

好適な実施例の場合、異なったクロック発生装置２２１
０．２２１１２２２０．２２２１．２２６０、および２
２６１は立上がり区間検出器２３００、と位相発生装置
２３１０を有している。

立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロック信号と同様に位相発生装置２３
１０に対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１０は、クロック信
号に対する異なった位相を形成する下方分割回路である
ことが望ましい。再循環シフト・レジスタのような位相
発生装置２３１０に対する別の設計をまた使用すること
もできる。

立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１０は予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置１ｆ２３１０が幾つかのステージを有する下方分
割回路であれば、クロック・リセットの立上がり区間パ
ルスは、そのステージに対して設定された人力であり、
このステージは全ての他のステージに対して予め選択さ
れた位相とりセット入力を発生ずる。もし位相発生装置
２３１０が既にこの位相を発生していれば、同期化クロ
ック・リセット信号の存在は基本的に透明である。

このようにして組織されたリセットは、システム１０の
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のリセットが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システム１０で行っているようにハード・リセット
の数を最小にすることが望ましい。

【図面の簡単な説明】

第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・モジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示　４９ す。 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１Ｏ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システム５０ によって発生されるクロック信号のタイミング図である
。 第１６図は、第１４図に示すタイくング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 　５１ 特開平３ １８２９４７　（４２） 特開平 ３ Ｈ（２９４’／　（４’／） １か仏 特開平３ １８２９４７　（５５） 符開平 ５ １８？９４　／　（’）ｂノ 特開平３−１８２９４７　（５８） 手 続 補 正 書 （方式〉 平成 年 ３．１１４ 月　　　　日 １、事件の表示 平成２年特許願第２０３８０１号 ２、発明の名称 メ モ リ デバイ ス ３、補正をする者 事件との関係 出 願 人 ４、代 理 人

Claims (3)

【特許請求の範囲】
1. （１）コンピュータシステム内のデータ記憶のためのメ
   モリにおいて、 コンピュータシステムは、メモリ転送サイクルの間にデ
   ータを読んだり書いたりするためのメモリ制御手段と、
   メモリをメモリ制御手段へと結合するためのメモリイン
   ターフェイスバスとを備えており、メモリインターフェ
   イスバスは、複数の両方向データラインと、複数の時分
   割多重通信両方向ラインと、メモリへサイクルタイミン
   グ信号を与えるためのサイクルタイミングラインとを備
   えており、そのメモリは、 データ及びＥＣＣ信号を記憶するための複数のアドレス
   指定可能な記憶場所を備える、メモリ配列手段と、 クロック信号及びサイクルタイミング信号に従って、複
   数のシーケンスタイミング信号を発生するために、サイ
   クルタイミングラインに結合されているシーケンサー手
   段と、 メモリ転送サイクルの間、シーケンスタイミング信号に
   よりエネイブルされた時に、両方向データライン及びメ
   モリ配列手段の間でデータを転送するため、複数の両方
   向データラインと、メモリ配列手段と、シーケンサー手
   段に結合されている、データバッファ手段と、 複数の時分割通信ライン、メモリ配列手段、及びシーケ
   ンサー手段に結合されている制御バッファ手段とを備え
   ており、該制御バッファ手段は、 メモリ転送サイクルの初めのシーケンスタイミング信号
   によりエネイブルされた時に、アドレス信号により指定
   された、メモリ配列手段内のアドレス指定可能な記憶場
   所にアクセスするために、メモリ制御手段によって時分
   割両方向ラインに供給されてるアドレス信号を、時分割
   多重通信両方向ラインからメモリ配列手段に転送し、 メモリ転送サイクルの開始後、シーケンスタイミング信
   号によりエネイブルされたときで、両方向データライン
   とメモリ配列手段との間でデータが転送されているとき
   どきに、時分割多重通信両方向ラインとメモリ配列手段
   との間に、ＥＣＣ信号を転送することを特徴とするメモ
   リ。
2. （２）コンピュータシステム内のデータ記憶のためのメ
   モリにおいて、 コンピュータシステムは、メモリ転送サイクルの間にデ
   ータを読んだり書いたりするためのメモリ制御手段と、
   メモリをメモリ制御手段へと結合するためのメモリイン
   ターフェイスバスとを備えており、メモリインターフェ
   イスバスは、複数の両方向データラインと、複数の時分
   割多重通信両方向ラインと、メモリへサイクルタイミン
   グ信号を与えるためのサイクルタイミングラインとを備
   えており、そのメモリは、 データ及びＥＣＣ信号を記憶するための、複数のアドレ
   ス指定可能な記憶場所を備える、メモリ配列手段と、 クロック信号及びサイクルタイミング信号に従って、複
   数のシーケンスタイミング信号を発生するため、サイク
   ルタイミングラインに結合されているシーケンサー手段
   と、 メモリ転送サイクルの間、シーケンスタイミング信号に
   よりエネイブルされた時に、両方向データライン及びメ
   モリ配列手段の間でデータを転送するため、複数の両方
   向データラインと、メモリ配列手段と、シーケンサー手
   段に結合されている、データバッファ手段と、 複数の時分割通信ライン、メモリ配列手段、及びシーケ
   ンサー手段に結合されている制御バッファ手段とを備え
   、該制御バッファは、 メモリ転送サイクルの初めのシーケンスタイミング信号
   によりエネイブルされたとき、サイクルタイプ信号によ
   り指定されたメモリ転送サイクルのタイプに従ってデー
   タを読み書きするのを可能にするため、メモリ制御手段
   により時分割多重通信両方向ラインに供給されているサ
   イクルタイプ信号を、時分割多重通信両方向ラインから
   制御バッファ手段へ転送し、 メモリ転送サイクルの開始後、シーケンスタイミング信
   号によりエネイブルされたときで、データが両方向デー
   タラインからメモリ配列手段に転送されているときどき
   に、ＥＣＣ信号を、時分割多重通信両方向ラインとメモ
   リ配列手段との間に転送することを特徴とするメモリ。
3. （３）コンピュータシステム内のデータ記憶のためのメ
   モリにおいて、 コンピュータシステムは、メモリ転送サイクルの間にデ
   ータを読んだり書いたりするためのメモリ制御手段と、
   メモリをメモリ制御手段へと結合するためのメモリイン
   ターフェイスバスとを備えており、メモリインターフェ
   イスバスは、複数の両方向データラインと、複数の時分
   割多重通信両方向ラインと、メモリへサイクルタイミン
   グ信号を与えるためのサイクルタイミングラインとを備
   えており、そのメモリは、 データ及びＥＣＣ信号を記憶するための、複数のアドレ
   ス指定可能な記憶場所を備える、メモリ配列手段と、 クロック信号及びサイクルタイミング信号に従って、複
   数のシーケンスタイミング信号を発生するため、サイク
   ルタイミングラインに結合されているシーケンサー手段
   と、 メモリ転送サイクルの間、シーケンスタイミング信号に
   よりエネイブルされた時に、両方向データライン及びメ
   モリ配列手段の間でデータを転送するため、複数の両方
   向データラインと、メモリ配列手段と、シーケンサー手
   段に結合されている、データバッファ手段と、 複数の時分割通信ライン、メモリ配列手段、及びシーケ
   ンサー手段に結合されている制御バッファ手段とを備え
   、該制御バッファは、 メモリ転送サイクルの初めにシーケンスタイミング信号
   によりエネイブルされた時に、サイクルタイプ信号によ
   り指定されたメモリ転送サイクルのタイプに従ってデー
   タを読んだり書いたりするために、メモリ制御手段によ
   り時分割多重通信両方向ラインの第１の部分に供給され
   ているサイクルタイプ信号を、時分割多重通信両方向ラ
   インから制御バッファ手段へ転送し、メモリ転送サイク
   ルの初めのシーケンスタイミング信号によりエネイブル
   された時に、アドレス信号により指定された、メモリ配
   列手段内のアドレス指定可能な記憶場所にアクセスする
   ために、メモリ制御手段によって時分割両方向ラインの
   第２の部分に供給されてるアドレス信号を、時分割多重
   通信両方向ラインからメモリ配列手段し、 メモリ転送サイクルの開始後シーケンスタイミング信号
   によりエネイブルされたときで、データが両方向データ
   ラインからメモリ配列手段に転送されているときどきに
   、ＥＣＣ信号を、時分割多重通信両方向ラインとメモリ
   配列手段との間に転送することを特徴とするメモリ。