JPH03184131A - コンピューティングモジュールにおける故障を記録する装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理システムのコンピユーテイングモ
ジュールの動作をテストする方法に関し、特に二重ゾー
ン耐故障性データ処理システムのテストの方法に関する
。

〔従来の技術］ データ処理システムのコンピユーテイングモジュールの
完全性は、システム動作の以前および途中のいずれにお
いてもテストすることができる。

−Ｓに、システム動作の途中で検出されたモジュール故
障は、作業現場では容易に修正することのできないモジ
ュールにおける誤動作を示すものである。このようなモ
ジュールは使用をやめ、除外後は、これらを修理するま
ではこれらのモジュールを利用できないことを確実に対
策を取ることが望ましい。

／′１・ 対象的に、システム動作の以前にデータ処理システムの
テストの途中で検出された故障は、現場で修正可能であ
る。例えば、システムの冒頭のスタートアップの途中或
いはシステムに対するサービスの後に検出された故障は
、コンピユーテイングモジュールの設置法が間違ってい
る場合がある。

このような場合は、単に設置法の誤りを直すだけで故障
を容易に直すことができる。コンピユーテイングモジュ
ール自体は正しく機能している場合にこのモジュールが
故障していると宣するのはリソースを充分に活用してい
ないというべきである。

〔発明が解決しようとする課題〕

したがって、現場で修理可能な故障と現場で修理不可能
な故障との区別するようにモジュールについての故障情
報を記録する方法を備えることが望ましい。

また、予備動作的診断テストの途中に検出された故障の
記録とシステム動作の途中に検出された故障との区別を
する方法を備えることが望ましい。

この発明の他の効果は以下の説明においてその一部が明
示され、別の一部はその説明から明らかであるか或いは
本発明の実施によって知ることができる。本発明の効果
は、添付の特許請求の範囲において示す手段と組合せに
よって実現、達成することができる。

〔課題を解決するための手段〕

本発明は、データ処理システムにおいて用いるモジュー
ルの動作のテストの方法を提供することによって、従来
の技術における問題点および欠点を克服する。この方法
は、モジュールにおける故障の有無を判定するためにモ
ジュール上で自動化された第１レベル手続きを実行する
段階と、この第ルベル手続きの途中で故障を検出した場
合に検出された故障が現場で訂正可能なものであること
を示す第１レベル故障情報を自動的にモジュールに格納
する段階と、モジュールにおける故障の有無を判定する
ためにモジュール上で自動化された第２レベル手続きを
実行する段階と、この第２レベル手続きの途中で故障を
検出した場合に検出された故障が現場で訂正不可能なも
のであることを示す第２レベル故障情報を自動的にモジ
ュールに格納する段階とを含む。

また、本発明は、データ処理システムにおいて用いられ
るモジュールにも向けられている。そのようなモジュー
ルは、モジュールにおける故障の有無を判定するために
モジュール上で自動化されｔ９第ルベルテスト手続きを
実行するための手段と、第ルベル手続きの途中で故障を
検出した場合に故障が現場で訂正可能なものであるかど
うかを示す第１レベル故障情報を格納するための第１記
憶手段と、モジュールにおける故障の有無を判定するた
めにデータ処理手段によってモジュール上で遂行される
自動化された第２レベル手続きに応答するための手段と
、第２レベル手続きの途中で故障を検出した場合に検出
された故障が現場で訂正不可能なものであることを示す
第２レベル故障情報を格納するための第２記憶手段とを
含む。

（実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。

Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システム１０はゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１′が同
時に動作している。

この重複によって、１つのポイントで故障が発生するこ
とがなく、ゾーン１１または１１′の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に禾すシー７１１と１１′は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。

第２図は、故障許容コンピュータ・システムｌＯの物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１′は、
別のキャビネット１１と１２′にそれぞれ内蔵されてい
る。キャビネット１２は、バッテリ１３、電源調整装置
１４、冷却ファン１６およびＡＣ人力１７を有する。キ
ャビネット１２’はキャビネット１２の構成要素１３．
１４．１６および１７に対応する別の構成要素を有する
。

以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テム１０を動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０′
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して動作する
ことができるためである。従って、これらのモジュール
は、一方の処理システムが動作を継続している間に、他
方の処理システムの背面板から取り外しまたはその背面
板にプラグによって挿入することができる。

好適な実施例の場合、重複処理システム２０および２０
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０’は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。

処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰｕモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０’のＣＰＵモジュール３０′と相
互に接続されている。

クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、処理システム
２０と２０’が同期して動作することを保証するために
タイ鷺ング信号が搬送される。

処理システム２０はまたＩ１０モジュール１００．１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０，１００’　　１１０’および１２０′
は独立した装置である。第１図、第４図および第１７図
はＩ１０モジュール１００を詳細に示す。複数のＩ１０
モジュールを図示するが、これらの重複したモジュール
はこのシステムによって要求されるものではない。しか
し、このような重複がなければ、ある程度の補償許容度
が失われる。

Ｉ１０モジュール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。

この用途に使用するため、ＣＰＵ４０．メモリ制御装置
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路が一方のレールと考えられ、Ｃ
ＰＵ５０．メモリ制御装置７５、クロスリンク９５、お
よびモジュール相互接続部１３２を有するデータ経路が
他方のレールと考えられる。動作が正しく行われている
間は、両方のレールのデータは同じである。

Ｂ、故障許容システムの原理 故障許容コンピュータ・システム１０では、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故障が発生する。

２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０として具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０’の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。

２つの故障停止処理システム２０と２０’はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０，５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。

この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。

システムがロックステップＩ１０で動作している場合、
いずれの１つの時間にも、１つの■／○装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受は取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。

重複して設けられた処理システム２０および２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。

処理システム２０と２０’は同じ槽底を有し、同じ入力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同じ状態でなく、または異なった結果を発生すれ
ば、これらの処理システム２０と２０’の一方が故障し
ていると考えられる。そこで修正動作を行うためには、
故障しているモジュールを動作不能にする等して故障の
原因を取り除かなければならない。

エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なくとも、エラーのチエツクはデータが
ＣＰＵ３０と３０’から出力される前に行われなければ
ならない。そうでなければ、内部処理のエラーによって
、原子炉のような外部システムに正しくない動作が発生
するが、これは故障許容システムの設計によって防止し
ようとしている状態である。

これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０’の
受は取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされ、その結果、別のエラーが発生すると、特
にこのエラーのあるデータが一定期間記憶された場合に
は、これらのエラーの最初の原因を見出だすことが困難
または不可能になる。時間が経過することとこれらのエ
ラーのあるデータがその後処理されることによって、エ
ラーの原因を追跡することができなくなる可能性がある
。

検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間」によって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さくなったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。

更に、処理システム２０および２０′がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。

この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。

エラー処理の好適な方法が、これと同じ日に出願された
弁理士ドケットＮｏ、　Ｐ　Ｄ　８９−２８９　／ＤＥ
Ｃ−３４４の発明の名称「ソフトウェアによるエラーの
処理」という出願で説明され、これは参考としてここに
引用されている。

Ｃ，モジュールの説明 １、ＣＰＵモジュール 第１図に示すＣＰＵモジュール３０の構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
０およびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０′の動作およびこれらに含まれる構成要素は一般的
に同じであるため、ＣＰＵ３０のみを説明する。

ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジクル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。

ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ・
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャンシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビットである。しかし、本発明がキャッシュＲＡＭを
有する必要はない。

２、　メモリ・モジュール ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。

メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＥＣＣ信号を受は取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリ・ボード・アドレ
ス、バンク・アドレス、および行および列アドレスが識
別される。

第５図に示すように、各メモリ・モジュール６０はメモ
リ・アレイ６００を有する。各メモリ・アレイ６００は
ＤＲＡＭが８バンクのメモリに組織されている標準ＲＡ
Ｍである。好適な実施例の場合、高速ページ・モード型
のＤＲＡＭが使用される。

メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる。

データ・トランシーバ／レジスタ６２０によってメモリ
・アレイ６００とデータ・バス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００の
各バンクに対して行および列アドレス信号と制御信号を
分配し、ロングワードのデータとその対応するＥＣＣ信
号をメモリ・ボード信号とバンク・アドレス信号によっ
て選択されたメモリ・バンクに対して転送すると共にこ
れらがそこから転送されることを可能にする。

いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外された場合、故障の原因を判定す
るため、記憶されているデータがＥＥＰＲＯＭ６４０か
ら取り出される。ＥＥＰＲＯＭ６４０は、ドライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ビットの内部メモリ・データ
・バス６４５に対して８ビットのデータを転送し、ここ
からこのデータを受は取る。

制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。

プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受は取
り、またバス８０と８２でメモリ制御装置に対して２組
のＥＣＣ信号を転送すると共にここからこれを受は取る
。指示装置６１２のトランシーバ／レジスタによって、
これらの信号をバス８０と８２との間で授受するバッフ
ァとインターフェースが設けられる。ステータス・レジ
スタ６１８に記憶されているプライマリ／ミラー・マル
チプレクサのビットによって、メモリ制御装置７０と７
５のいずれがプライマリ・メモリ制御装置として指定さ
れ、いずれがミラー・メモリ制御装置として指定されか
が指示され、プライマリ／ミラー・マルチプレクサ信号
がステータス・レジスタ６１８から指示装置６１２に加
えられる。

プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ボード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたごラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイクル・タ
イミング信号、およびＥＥＣ信号を含む。

プライマリ／ミラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるか、またはその逆であるかを選択するために指
示装置６１２によって使用される。

バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＥＥＦＲＯＭ転送サイクルの開
始後一定の時間に、データ・バス７５のデータに対応す
るＥＣＣ信号がこれらの時間分周多重化双方向線に載置
される。もしこの転送サイクルが書き込みサイクルであ
れば、メモリモジュール６０はメモリ制御装置からデー
タとＥＣＣ信号を受は取る。もしこの転送サイクルが読
み出しサイクルであれば、メモリ・モジュール６０はデ
ータとＥＣＣ信号をメモリ・モジュールに転送する。転
送サイクルの他の時間に、アドレス信号、制御信号およ
びタイミング信号は時間分周多重化双方向線でメモリ・
モジュール６０によって受は取られる。メモリ転送サイ
クル、ステータス・レジスタ転送サイクル、およびＥＥ
ＦＲＯＭ転送サイクルの始めに、メモリ制御装置７０と
７５がメモリ・ボード・アドレス、バンク・アドレス、
およびサイクル・タイプ信号をこれらの時間共有線で各
メモリ・モジュール６０に転送することが望ましい。

行アドレス信号と列アドレス信号は同じ転送サイクル中
に同し行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。

シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰＵモジュール３０から入力として受は取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたくラー・サイクル・タイプ信号を指定装置６
１２のトランシーバ／レジスタから受は取る。

シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）　
論理を有するリング・カウンタである。制御およびシー
ケンス・タイミング信号は、システム・クロック信号、
指定されたプライマリ−・サイクル・タイミング信号、
および指定されたプライマリ−・サイクル・タイプ信号
から発生される。

シーケンサ６１６は、またシステム・クロック信号、指
定された旦う−・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用される。高速ページモードで多重のロング
ワードのデータをメモリ・モジュール６αとの間で授受
するためには、各組の列アドレスは第１の組でスタート
し、１２７２７ナノ次の列アドレス１２０がこれに続き
、各々のロングワードのデータは前のロングワードのデ
ータの後で１２０ナノ秒遅れてバス８５を横切って移動
される。

シーケンサ６１６は、またｔ　ｘ　／　ｒ　ｘレジスタ
制御信号を発生する。ｔ　ｘ　／　ｒ　ｘレジスタ制御
信号は、トランシーバ／レジスタ６２０の動作と指定装
置６１２のトランシーバ／レジスタを制御するために発
生される。データの流れの方向は、シーケンサ６１６の
ステアリングロジックによって決定され、このシーケン
サ６１６はｔ　ｘ　／　ｒ　ｘ制御信号とシーケンス・
タイミング信号を発生することによって、指定されたプ
ライマリ−・サイクル・タイプ信号に応答し、データと
ＥＣＣ信号がメモリ・モジュール６０のトランシーバ／
レジスタに対して書き込まれるべきであるかまたはここ
から読み出されるべきであるか、およびそれらが何時行
われるべきであるかを示す。メモリ書き込みサイクル中
、ステータス・レジスタ書き込みサイクル中、および書
き込みサイクル中、データおよびＥＣＣ信号はバス８０
，８２、および８５からトランシーバ／レジスタにラッ
チされ、一方メモリ読み出しサイクル中、ステータス・
レジスタ読み出しサイクル中、およびＥＥＰＲＯＭ読み
出しサイクル中、データおよびＥＣＣ信号は、メモリ・
アレイ６００、ステータス・レジスタ６１Ｂ、またはＥ
ＥＰＲＯＭ６４０からトランシーバ／レジスタにラッチ
されて、ＣＰＵモジュール３０に出力される。

１、シーケンサ６１６は、またＥＥＰＲＯＭ制御信号を
発生して、ＥＥＰＲＯＭ６４０の動作を制御する。

メモリ・モジュール６０に存在するタイミング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロック信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、１０シ
ステム・クロックの時間内、すなわち３００ナノ秒内に
実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。

メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＥＰＲＯＭ読み出しサイ
クルは、少なくとも２ｏシステム・クロックの間隔を必
要とする。

指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。

指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了する。

ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。

これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイ旦ング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリートな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１
９と識別される。

各状態は、１システム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ　　ＩＤ’ＬＥおよび５ＥＱＩないし５ＥＱ１
９を人力させるシステム・クロック信号の立ち上がり区
間は、これらをシーケンサ６１６の状態と関連させるた
めに遷移Ｔ　Ｉ　ＤＬＥおよびＴ１ないしＴ１９として
表される。すなわち、ＴＮはシーケンサ６１６に状態Ｓ
ＥＱ　　Ｎを入力させるシステム・クロック信号の立ち
上がり区間で“ある。

ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタートされ
る（状態５ＥＱＩを入力する）。指定されたプライマリ
−・サイクルの活性信号の表明に続く第１システム・ク
ロック信号の立ち上がり区間は、遷移Ｔ１に対応する。

前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのサイクルは１０シ
ステム・クロックの間隔で実行される。シーケンサはＳ
ＥＱ、ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に進み
、Ｓ　Ｅ　Ｑ　　ＩＤＬＨに戻る。

しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。

メモリ・アレイ６００は、「高速ページ・モードＪ　Ｄ
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・アレイとの
データの授受は、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。

多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモリ・アレイ６００から読み出され、または
これに書き込まれているならば、シーケンサは状態５Ｅ
ＱＩＤＬＥ、　　５ＥＱＩ　　、　５ＥＱ２　、５ＥＱ
３　、　ＳＥＱ４．５ＥＱ５．５ＥＱ６．５ＥＱ７．５
ＥＱ４．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５
ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ８．５ＥＱ９、お
よびＳＥＱＩ　ＤＬＥを入力する。

メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するべきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を入力する代わりに状態５ＥＱ４を入力する
ことによって、次のシステム・クロック信号に応答する
。

多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少な（とも
１０ナノ秒間表明を解かれたままになる。

メモリ転送サイクルの期間中、指定されたプライマリ行
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。

ドライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。

メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＥＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴ１の遷移の少な
くとも１５ナノ秒前からＴ１の遷移後の１０ナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴ６の遷移の１０ナノ秒前からＴ７の遷移の後
１５ナノ秒まで安定した状態にある。

ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
は取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ　（行アドレス信号）、
ＣＡＳ　（列アドレス・ストローブ）およびＷＥ（書き
込みイネーブル）が発生され、プライマリ・シーケンス
・タイミング信号と指定されたプライマリ・サイクル・
タイプ信号およびバンク・アドレス信号を使用してドラ
イバ６３０に分配される。これらの制御信号の重複した
組がジェネレータ／チエッカ６１７によって重複（ミラ
ー）シーケンス・タイミング信号と指定されたミラー・
サイクル・タイプ信号およびバンク・アドレス信号から
発生される。これらのくラーＲＡＳ。

ＣＡＳ、および書き込みイネーブル信号はエラーのチエ
ツクのために使用される。

プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
・アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリ制御信号は、
メモリ転送サイクル中に発生され、ジェネレータ／チエ
ッカをＲＡＳドライバに接続する線の１つに非多重化さ
れる。その結果、選択されたＤＲＡＭバンクに対応する
ＲＡＳドライバのみがメモリ転送サイクル中に表明され
たＲＡＳ信号を受は取る。

リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受は取られる。

ステータス・レジスタ転送サイクルとＥＥＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。

メモリ・ドライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。

プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受は取られる。

メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。

表明されたＷＥ信号は、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択さ奈たＤＲＡＭバンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲＡＳおよびＣＡＳ信号を受は取る。

本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくともｌＯナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３の
遷移の期間中表明され、最初のＴ４の遷移の少なくとも
ｌＯナノ秒前から安定し、最後のＴ７の遷移に期間中表
面を解かれる。

プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。

このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。

転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＥＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アドレスおよびバンク・アドレス）信号を転送す
るために使用される。

プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とＬχ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＥＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。

サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ　　ＩＤＬＥ状態にあるが）、Ｔ２
の間安定状態にある。従って、指定装置６１２のトラン
シーバ／レジスタにおいて、受信機は起動され、送信機
は少なくとも状態５ＥＱ２の終わり迄そのトリステート
・モードにセットされる。

サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステークス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受は取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔ　ｘ　／　ｒ　ｘ制御信号とシーケンス・
タイミング信号を発生する場合に使用される。例えば、
データ・トランシーバ／レジスタ６２０および指定装置
６１２のトランシーバ／レジスタにおいて、受信機は起
動され、送信機は書き込みサイクル全体を通してシーケ
ンサ６１６によってトリステート・モードにセットされ
る。しかし、読み出し期間中のデータ・トランシーバ／
レジスタ６２０および指定装置６１２のトランシーバ／
レジスタの場合、受信機はトリステート・モードにセッ
トされ、送信機はサイクル・タイプ信号、メモリ・ボー
ド・アドレス信号およびバンク・アドレス信号がこのサ
イクルの開始時点で受は取られた後シーケンサ６１６に
よって起動される。

適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。

好適なコードは１ビット修正、２ビット検出のエラー修
正コード（ＥＣＣ）であることが望ましい。

メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。

ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少なくとも１０ナノ秒前に安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７０と７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。

メモリ書き込みサイクルの期間中に指定装置６１２によ
って受は取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０によって受は取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ入力とＥＣＣ発生
装置６２３に加えられる。発生されたＥＣＣは比較器６
２５によって指定されたプライマリ・ＥＣＣと比較され
る。指定されたプライマリ・ＥＣＣ信号は、また指定さ
れたミラー・ＥＣＣ信号と共にＥＣＣ比較器６２５に加
えられる。

ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらのトランシー
バ／レジスタにラッチされる。このデータはＥＣＣ発生
装置６２３に与えられ、その出力はメモリから読み出さ
れたＥＣＣと比較される。

ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＥＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。

データバス８５とバス８０および８２で転送されたデー
タとＥＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ　　ｌ０ＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送または多重ロングワー
ド転送の最後のロングワードの場合）安定した状態にあ
る。この時間間隔の間、メモリ制御装置７０と７５は、
バス８０と８２の時間を共有したアドレス信号と制御信
号を加えない。データ・トランシーバ／レジスタ６２０
の送信機と指定装置６１２のトランシーバ／レジスタの
送信機は、これに続＜Ｔ　　ＴＤＬＥ遷移の期間中、ト
リステート・モードにセットされる。

比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイ５ング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミング信号、サイクル・タイプ信号、メモリ・ボー
ドアドレス信号、バンク・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指定されたブライマワ行アド
レス信号および列アドレス信号はドライバ６３０の出力
から比較器６１４に加えられる。そこで両方の組の信号
が比較される。

もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー信号、およびサイクル・タイミング・エラー信号
は比較器から発生することができる。

ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク・アドレス信号、サイクル・タイ
プ信号およびサイクル・タイミング信号を使用して、発
生されたミラー制御信号およびタイミング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、ミラー
ＲＡＳ信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ
／チエッカによって内部的に発生される。ジェネレータ
／チエ７カ６１７は、プライマリＲＡＳ信号、ＣＡＳ信
号、ＷＥ倍信号よびシーケンス・タイミング信号をミラ
ーＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号およびシーケン
ス・タイミング信号と比較する。

もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。

エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制９卸エラー・ロジック６２
１に加えられる。比較器６１４またはジェネレータ／チ
エッカ６１７から受は取ったエラー信号に応答して、ア
ドレス／制御エラー・ロジック６２１はアドレス／制御
エラー信号をＣＰＵモジュール３０に転送し、アドレス
信号・制御信号、またはタイミング信号のいずれかの間
で比較のミスが発生したことによる故障を検出したこと
を示す。アドレス／制御エラー信号は、エラーを処理す
るためにメモリ制御装置７０と７５のエラー・ロジック
に送られる。アドレス／制御エラー信号をＣＰＵモジュ
ール３０にすることによって、ＣＰＵ／ＭＥＭ故障が発
生するが、これは他のセクションで詳細に論じる。

比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジスタ６１８に加
えられる。エラー信号および故障に関連するアドレス信
号、制御信号、タイミング信号、データ信号およびＥＣ
Ｃ信号の全ては、−時的にステータス・レジスタに記憶
され、エラーの診断と修復を可能にする。

本発明の１つの特徴によれば、３２ビットのデータ・バ
ス８５が１本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。

従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。

しかし、メモリ制御装置７０と７５によってメモリ・モ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの健全性がメモリ・
モジュール６０によって検証される。

第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＥＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証する。更に、メモリー書き込み
サイクルの期間中にＤＲＡＭのデータ人力に与えられた
データは、ＥＣＣ発生装置６２３に加えられる。ＥＣＣ
発生装置６２３は、このデータ応する１組の発生された
ＥＣＣ信号を発生し、この発生されたＥＣＣ信号をＥＣ
Ｃ比較器６２５に加える。指定されたプライマリＥＣＣ
信号は発生されたＥＣＣ信号と比較され、メモリ制御装
置７０によってデータ・バス８５に転送されたデータが
メモリ・アレイ６００のＤＲＡＭに記憶されているデー
タと同じであるかどうかを検証する。

メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＦＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＥＣＣ比較器に
加えられ、このＥＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受は取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。

もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のミスがあれば、ＥＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ミラーＥＣＣエラー信号、プライマ
リ／発生されたＥＣＣ信号エラーおよびメモリ／発生さ
れたＥＣＣエラー信号はＥＣＣ比較器によって発生する
ことができる。

ＥＣＣ比較器６２５からのこれらのＥＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＥＣＣエラ
ー信号の各々およびＥＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。

ＥＣＣエラー信号はＥＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＥＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＥＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＥＣＣの
チエツクの期間中のいずれかで発生する可能性がある。

第６図に示すように、ボード選択ロジック６２７はメモ
リの背面板からスロット信号を受は取る。

これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。

３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６ｏおよび補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。

メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラ・ン
チ・パ・ノドＲＡＭ４５を有する。ＲＯＭ４３は、診断
コード、コンソール・ドライバ・コード、およびブート
ストラップ・コードの一部のようなある種の標準コード
を保持している。

ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ・パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。

等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ・パ
ッドＲＡＭ４５とそれぞれ同しであり、同じ機能を実行
する。

第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。

処理システム２０′内のメモリ制御装置７０’　と７５
′は同じ構成要素を有し、それぞれメモリ制御装置７０
と７５と同じように動作する。

第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受は取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。

これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。

ＣＰＵ３０からのデータは、受信機７０５を介して受は
取られＤＭＡからのデータはエンジン８００を介して受
は取られるので、マルチプレクサ７０２の出力はマルチ
プレクサ０の入力である。

マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０′に送られるからである。

メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。

マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の入力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。行／列アドレスの２２ビットが１１本
の線に多重化される。好適な実施例の場合、２２ビット
の行／列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ボード・ビットはド
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トはＥＣＣ信号と多重化される。

マルチプレクサ７２５は、メモリ制御装置７０に対する
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ・リフレッシュ動
作を開始する。

マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＥＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割多重化線がボード／バ
ンク・アドレスと別の制御情報ならびにＥＣＣ情報を、
異なった時間に、搬送するこを可能にする。

ＥＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受は取られ、入力としてＥＣＣジェネレータ
／チエッカ７３５に加えられ、メモリ・モジュール６０
によって発生されたＥＣＣをメモリ制御装置７０によっ
て発生されたＥＣＣと比較する。

ＥＣＣジェネレータ／チエッカ７３５に対する他の人力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリ・モジ
ュール６０に送られたメモリ・データを入力として受は
取るか、または受信機７４５を介してメモリ・モジュー
ル６０から受は取られたメモリ・データを入力として受
は取る。マルチプレクサ７４０は、ＥＣＣジェネレータ
／チエッカ７３５に対する入力であるこれらのメモリ・
データの組の１つを選択する。

ジェネレータ／チエッカ７３５は、次に適当なＥＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ・モジュール６゜から受は取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。

ＦＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。

マルチプレクサ７５２に対する他の人力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライバ
７５３を介してＣＰＵ３０に送られる。

比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。

比較器７５５からの出力はＣＭＰエラー信号であり、こ
の信号はこのような比較エラーがあるか無いかを示す。

第９図においてＣＭＰエラー・ロジックに供給される。

第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６０に記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６０から読み出されたデータに発生されたＥＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＥＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＥＣＣパリティ−信号と比較する
。

パリティ−発生装置７７０は、デマルチプレクサ７２０
から受は取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置１ｔ７７０からのア
ドレス・パリティ−信弓はドライバ７７２によって比較
器７７５に送られ、この比較器７７５は制御装置７５か
らまたアドレス・パリティ−信号を受は取る。比較器７
６５と７７５の出力はパリティ−・エラー信号であり、
これらの信号は第９図のエラー・ロジックに供給１され
る。

第８図はＤＭＡエンジン８００の基礎を示す。

好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ）　　８１０、ＤＭＡ制御装置
８２０、およびＤＭＡレジスタ８３０を有する。ドライ
バ８１５と受信機８１６によって、メモリ制御装？Ｚ７
０とクロスリンク９０との間にインターフェースが設け
られる。

ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受は取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に構成する。制御装置８
２０によって、データ・ルータ８１Ｏが第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制１ｎ
１０回路に送るように、その構成がまた設定される。デ
ータ・ルータは、その状態信号をＤＭＡ制御装置８２０
に送り、このＤＭＡ制御装置はこの信号を他のＤＭＡ情
報と共に第９図のエラー・ロジックに伝える。

レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。

次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６０に送られる
。

上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。

第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆ　ｉｒｅｗａ　ｌ　ｌ）のミ
ス比較信号およびアドレス／制御エラー信号のようなあ
る種の外部信号と同様に、診断エラー・ロジック８７０
に対する入力である。好適な実施例の場合、診断エラー
・ロジック８７０はクロスリンク９０と９５を介してシ
ステム１０の他の構成要素からエラー信号を受は取る。

診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュール６０内にア
ドレスを記憶する。

診断エラー・ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受は取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰ　
Ｕ／　Ｉ○エラー、ＤＭＡエラー、またはＣＰＵ／ＭＥ
Ｍ故障の存在を判定する。

ＣＰ　Ｕ／　Ｔ　Ｏエラーは、バス４６のＣＰＵ／Ｉ○
サイクルに直接帰するべき動作上のエラーであり、リセ
ットに関して以下で説明するように、ハードウェアーに
よって修復することが可能である。ＤＭＡエラーは、Ｄ
ＭＡサイクルの期間中に発生するエラーであり、好適な
実施例の場合、主としてソフトウェアによって処理され
る。ＣＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作または
メモリの内容を保障することのできないエラーである。

エラー・カテゴリー化ロジック８５０からの出力は、エ
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲート８５６を介してクロスリンク９０と９５に送ら
れる。

エラー・コードを受は取った後、クロスリンク９０．９
５．９０’、９５’はメモリ制御装置にリトライ要求信
号を送る。第９図に示すように、メモリ制御装置７０の
エンコーダ８９５はサイクル・タイプ情報とエラー信号
〔サイクル・クオリファイヤ（ｑｕａｌｉｆｉｅｒｓ）
　として纏めてに示される〕と共にリトライ要求信号を
受は取る。エンコーダ８９５は、次にシステム故障エラ
ー・レジスタ８９８に記憶するための適当なエラー・コ
ードを発生する。

システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。

システム故障エラー・レジスタ８９８とは違って、診断
エラー・レジスタ８８０はクロスリンク・レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ・モジュール６０内の修正不可能なＦＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。

診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのピントを含んでいる。

これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸＩ○ビット、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー・
アドレス・レジスタ８６５が凍結される。

第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスエーブル・コード、およびミラー・バ
ス・ドライバ・イネーブル部８７６のミラー・バス・ド
ライバ・イネーブルコードのようなある種の状態情報を
記憶する。ＤＭＡ比率コードは、ＤＭＡに割り当てるこ
とのできるメモリ帯域幅の部分を特定する。

エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス・ドライバを動作させる信号を与えられる。

４１．　　クロスリンク メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。

船釣に、クロスリンク９０および９５によって、ＣＰＵ
モジュール３０、ＣＰＵモジュール３０′Ｉ１０モジユ
ール１００，１１０．１２０１およびＩ１０モジュール
１１０’、１１０’　　１２０’との間の通信が行われ
る。（第１図参照）クロスリンク９０と９５は、第１０
図に示すように、並列レジスタ９１０と直列レジスタ９
２０の両方を含む。両方のタイプのレジスタは、本発明
の好適な実施例でプロセッサ間の通信を行うために使用
される。通常の動作の期間中、処理システム２０と２０
′は同期され、データはそれぞれクロスリンク９０／９
５と９０’／９５’の並列レジスタ９１０を使用して、
処理システム２０と２０′との間で交換され、処理シス
テム２０と２０′が同期されていない場合、ブートスト
ラッピングの期間中に最も顕著に現れるように、データ
は直列レジスタ９０２によってクロスリンクの間で交換
される。

並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。■／○ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらばメモリ・モジュ
ール６０内には存在しない。

Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するか、ゾーン・アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システム１０全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペース」という用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。

第１０図に示す並列レジスタは、通信レジスタ９０６と
［１０リセツト・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０’が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０’は、ロックステップ同期状態にあり同じ一連の
命令を異同時に実行しているため、ゾーン・ユニーク・
データをゾーンｌｌ内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１’内の通信レジスタ９０６’　　（図示せず）にも記
憶しなければならない。

しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことができ、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。

■／○リセット・レジスタ９０８ば、システム・アドレ
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールがリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ピ
ントを有する。Ｉ１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。

並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。

並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、フ”ロセッ
サ２０と２０′が例えロック・ステップ同期状態（例え
ば、位相ロック状態およびこれと同じ状態）で動作して
いなくても、これらのプロセッサ２０と２０′に通信を
行なわせることである。好適な実施例の場合、幾つかの
並列レジスタがあるが、本発明を理解するためにこれら
を説明する必要はない。

制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ３Ｒビット９１３であり、これはブートストラビング
のために使用され、対応するゾーンの処理システムがブ
ートストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのプートストラブ・プロ
セスを開始したかどうか、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。

制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター・モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１６は、クロスリンク９０をクロ
スリンク・オフ・モード、デュプレックス・モード、ク
ロスリンク・マスター・モード、またはクロスリンク・
スレーブ・モードのいずれかにあるものとして識別する
。

直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０’に送られる。このメツセージを受
は取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。

第１１図は、プライマリ・クロスリンク９０およびミラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用のｔｉ戒要素の幾つかを示す
。対応するクロスリンクの構成要素は、好適な実施例で
は、クロスリンク９０′および９５′内に存在する。こ
れらのコードは、メモリ制御装置７０と７５およびモジ
ュール相互接続部１３０．１３２．１３０′および１３
２′との間に送られる。

第１２図は、ルート・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。

第１１図は、プライマリ・クロスリンク９０とミラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。

プライマリ・クロスリンク９０の構成要素と同じミラー
・クロスリンク９５０回路の構成要素は同し番号で示す
が、ミラー制御装置の場合には番号の次に「ｍ」の文字
を付ける。

第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイミ
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置７０’からのデータと同時にクロスリンク
９０を通過することを保証することである。

もしメモリ制御装置７０からのコードがクロスリンク９
０’を介して処理システム２０’に送られるべきであれ
ば、ドライバ９３７が起動される。

メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣＳＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受は取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。

マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０’からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正しい遅延目的のため、ラッチ９３９の記憶さ
れ、もしこれらのコードがモジュール相互接続部１３０
に送られるべきであれば、ドライバ９４０が起動される
。

データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介して１つの方向のみに流れるが、制
御信号はそのトランザクションの期間中に双方向に流れ
るという事実を反映している。これと同じ理由のため、
バス８８と８９のデータ線は双方向であるが、制御方向
は双方向ではない。

バス８８を介してメモリ制御袋Ｗ７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出力されるデータは受信装置９８６によって
バッファされ、ラッチ９８８に記憶され、次にマルチプ
レクサＭＵＸＡ９６６の入力に向かう。マルチプレクサ
９６６の出力は、ラッチ９８６に記憶され、もしドライ
バ９６９が起動されれば、モジュール相互接続部１３０
に送られる。

第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶さ、れ、次にマルチプレ
クサＣ３ＭＵＸＣ９４２に与えられる。マルチプレクサ
９４２は、また並列クロスリンク・レジスタ９１０から
制御コードを受は取り、ラッチ９４３に転送するため並
列レジスタ・コードまたはラッチ９４１からのコードの
いずれかを選択する。もしこれらの制御コードがクロス
リンク９０′に転送されるべきであれば、ドライバ９４
６が起動される。クロスリンク９０’からのコード（お
よび従ってメモリ制御装置７０′からの制御コード）は
受信機９４７いよってバッファされ、ラッチ９４８に記
憶され、入力としてマルチプレクサＣ３ＭＵＸＤ９４５
に加えられる。

マルチプレクサＣ３ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を人力とし
て受は取る。

マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０′からのコードの
いずれかを選択し、これらの信号を人力としてマルチプ
レクサＣ３ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受は取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してランチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドライバ９５１が起動される。

マルチプレクサ９４９に対する人力であるエラー・コー
ドＥＲＲの目的は、レールの１つのエラーによって、レ
ールとしての同じゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これによってトラスチックだが恐らく必要のないアク
ションが発生する。このことを回避するため、クロスリ
ンク９０はＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０を
有し、このゲートによってマルチプレクサ９４５と９４
５ｍの出力が比較される。もしこれらの出力が異なって
いれば、ゲート９６０によってマルチプレクサ９４９は
ＥＲＲコードを選択する。

ＥＸＣＬＵＳＩＶＥ　　ＯＲアゲ−９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ・モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同し結果を達成する。

第１２図に示すデータとアドレスの流れは第１１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられる。

並列レジスタ９１０からのデータによって別の入力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＵＸＣ９７６に対する人
力であり、このマルチプレクサＭＵＸＣ９７６は、また
もともとメモリ制御装置７０から送られてラッチ９６１
に記憶されているデータとアドレスを受は取る。マルチ
プレクサ９７６は、次にこれらの入力の１つを選択して
ラッチ７９８に記憶する。もしモジュール相互接続部１
３０から入力されたものであれ、メモリ制御装置７０か
ら入力されたものであれ、もしデータとアドレスがクロ
スリンク９０’に送られるべきであれば、ドライバ９８
４が起動される。

クロスリンク９０’から入力されたデータは受信装置９
８６によってバンファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する入力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の入力はラッチ９８０の出力であり
、このラッチ９８８はラッチ９７８から入力されたデー
タとアドレスを有している。マルチプレクサ９８２は次
にその入力の１つを選択し、こらば次にランチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。

クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック９９６、および
デコード・ロジック９９８によって発生される幾つかの
信号によって制御される。

適当な入力ソースを選択するため、このロジックによっ
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号が与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。

制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード・ロジック９
７０，９７１．９７０ｍ、９７１ｍ、および９９６によ
って発生される。デコード・ロジック９９８．９７０お
よび９７０ｍは、データとコードがそれ自身のゾーンか
ら受は取られるか他のゾーンから受は取られるかを制御
するのに必要なデータとコードをこのロジックが受は取
ることを保証する位置に持続される。

デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証することである。この「
初期デコード」によって、データ・アドレスとコードが
全てのケースで適切なりロスリンクに送られることを確
認する。このような初期デコード・ロジックがなければ
、クロスリンクは全てそれらのドライバが不能にされた
状態におかれる可能性がある。メモリ制御装置のドライ
バがまた不能にされれば、そのクロスリンクは決してア
ドレス、データおよび制御コードを受は取らず、そのク
ロスリンクに接続されているＩ１０モジュールの全てを
効率的に不能にする。

デコード・ロジック９７０．９７１．９７０ｍ。

９７１ｍ、および９９８によって発生されたドライバ制
御信号を説明する前に、これらのゾーン、従ってクロス
リンク９０と９５がとることのできる異なったモードを
理解する必要がある。第１３図は、異なった状態Ａない
しＦおよび各モードに対応するこれらの状態を説明する
表である。

開始時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンのＩ
ｌｏと通信を行う能力を要求し、その要求が受は入れら
れた後、これらのゾーンは状態ＢとＣとして示されるマ
スター／スレーブ・モードに入る。このようなモードの
場合、マスターであるゾーンは動作しているＣＰＵを有
し、そのゾーンおよび他方のゾーンのＩ１０モジュール
を制御する。

再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同しマスター／スレーブモードに戻る。

しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター・スレーブ・モードの１つ
に入る。

スレーブはそのプロセッサーがＣＰＭ／ＭＥＭ故障を経
験したゾーンである。

状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状ＮＪ　Ａに戻る。

第１１図および第１２図に示すデコード・ロジック９７
０．９７０ｍ、９７１．９７１ｍ、９９８（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定するため、第１０図に示す再同
期モード・ビット９１５とクロスリンク・モード・ビッ
ト９１６にアクセスする、更に、このクロスリンク・デ
コード・ロジックは、またデータ・トランザクションの
期間中にメモリ制御装置７０と７５から送られたアドレ
スの一部を受は取って分析し、クロスリンク・マルチプ
レクサとドライバの状態をどのようにして設定するかを
クロスリンク・デコード・ロジックに対して更に指示す
アドレス情報を取り出す。

マルチプレクサの状態を設定するのに必要な情報は、−
度異なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、■／○の命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあれば、これらのマルチプ
レクサはまた他方のゾーンからデータ、アドレスおよび
コードを選択する。

クロスオーバー・モードの場合、モジュール相互接続部
に送られるべきデータはチエツクのため他方のゾーンか
ら受は取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受は取り、モ
ジュール接続部は、ゾーン１１′のミラー・レールから
データ、アドレスおよびコードを受は取る。または、モ
ジュール相互接続部１３２はゾーン１１′のプライマリ
・レールからデータ、アドレスおよびコードを受は取る
ことができ、これによって、一方のゾーンのプライマリ
・レールを他方のゾーンのミラー・レールと比較するこ
とが可能になる。

マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受は入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、アドレスおよびコードがＩ１０モジ
ュールから受は取られる場合と、クロスリンクが再同期
スレーブ・モードであり、データ、アドレスおよびコー
ドが他方のゾーンのメモリ制御装置から受は取られる場
合の両方について、真実である。

もしメモリ制御装置７０および７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。

もしこの情報がメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ　　ＯＲゲー
ト９６０と９６０ｍがクロスリンク９０と９５を介して
転送されたデータの間で比較のミスを識別すれば、ＥＲ
Ｒコードを選択するようにセットされる。この後者の場
合、マルチプレクサ９４９と９４９ｍの制御は、クロス
リンクロジックからではなくてＥＸＣＬＵＳＩＶＥ○Ｒ
ゲート９６０と９６０ｍから行われる。マルチプレクサ
９４９と９４９ｍは、クロスリンク・レジスタ９１０が
要求された場合には、これらのレジスタからコードをま
た選択し、これらのコードが要求された場合には、マル
チプレクサ９４５と９４５ｍの出力をまた選択する。マ
ルチプレクサ９４５と９４５ｍは、それぞれマルチプレ
クサ９４２と９４２ｍからの出力かまたはそれぞれクロ
スリンク９０′と９５′からの１．１０コードかのいず
れかを選択する。

マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するか、またはデータとアド
レスが１／○に対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０′に送られるべきであ
る場合、メモリ制御装置９０からのデータとアドレスを
選択するかのいずれかである。

ドライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のＩ１０トランザク
ションの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
またはスレーブ・モードの場合に動作される。ドライバ
９５１と９５１ｍは常に動作されている。

ドライバ９６９はゾーン１１に対するＩ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１′の１１０に送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０′からデータを受は取る。ドライバ９９２と
９９４は、データがメモリ制御装置７０に送られている
場合に動作される。ドライバ９９４は、シリアル・クロ
スリンク・レジスタ９１０の内容が読み出されている場
合に動作され、ドライバ９９２は全ての他の読み出し期
間中に動作される。

５、発振器 両方の処理システム２０と２０’が各々同じ機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０’が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システム１０は、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対するクロック信号の間の位相差を
最小にするために、タイミング・システムを有している
。

第１４図は、処理システム２０と２０’で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００′の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００′の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。

第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６Ｍｈｚの基本発振器信号を発生する。ＶＣＸＯ２０５
の周波数は入力の電圧レベルによって調整することがで
きる。

クロック分配チップ２１０は基本発振器信号を分周し、
全て同し周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ　　ＬおよびＰＣＬＫ　　Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ　　ＬとＭＣＬＫ　　Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと位相の
関係を示す。クロック信号ＰＣＬＫ　　Ｌ、ＰＣＬＫ　
　Ｈ，ＭＣＬＫ　　Ｍ、およびＭＣＬＫＨは約３３．３
３Ｍｈｚであることが望ましい。クロック・チップ２１
０は、また第１５図に示す１６．６６Ｍｈｚの位相ロッ
ク・ループ信号ＣＬＫＣＨをまた発生する。この位相ロ
ック・ループ信号は、この信号をバッファするクロック
・ロジック２２０に送られる。

クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック・ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’　　Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受は取る。遅延素子２２５は、クロック・
ロジック・バッフ７２２０’からのケーブル・ラン（ｃ
ａｂｌｅ　ｒｕｎ）による遅延を概算する。

位相検出器２３０は、その入力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸＯ２０５の周波
数を変換する。

位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。

第１６図は、位相検出器２３０の詳細図である。

位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受は取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受は取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。

もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５はｒｓＬＡ
ＶＥＪの位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′が「マスター」の位置にあれば、処理システ
ム２０と２０′は位相ロックされず、非同期の状態で（
独立して）動作する。

位相差信号２３５の電圧水準は、また電圧比較器２３４
に対する入力であり、これらの位相差は位相の進みと遅
れの許容範囲を表す電圧Ｖ　ｒｅｆｔおよびＶ、、２で
ある。もしこの位相差が許容範囲であれば、ＰＨＡＳＥ
　　ＥＲＲＯＲ信号は活性化されない。もしこの位相差
が許容範囲以外であれば、ＰＨＡＳＥ　　ＥＲＲＯＲ信
号２３６は活性化され、クロック・デコーダ２２０を介
してクロスリンク９５に送られる。

６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。この■／○モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適応することができる。

第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　１
０００の好適な実施例の構成要素を示す。ファイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビットのバス・インターフェース１
８１０とバス１０２０に接続するための３２ビットのバ
ス・インターフェース１８２０を有する。インターフェ
ース１８１０と１８２０は内部ファイヤウオール・バス
１８１５によって接続され、このファイヤウオール・バ
ス１８１５はまたファイヤウオール１０００の他の構成
要素とも相互に接続される。バス１８１５は１６または
３５ビット幅の並列バスであることが望ましい。

Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない４一方のファイヤウオールは、モジュール
相互接続部１３０からバス１０２０にデータを書き込む
。

この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受は取った自分自身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０’からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１ｏｏｏと１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０′がロックステップ同期
の状態にあるからである。

ファイヤウオール比較回路１８４０　ハ、ＣＰＵモジュ
ール３０と３０’から受取ったデータのみをチエツクす
るだけである。Ｉ１０装置からＣＰＵモジュール３０と
３０’送られたデータは、共通の供給元を有し、従って
チエツクを必要としない。

その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエ、７りされる。ＥＤＣ／ＣＲＣ発生装置１
８５０は、また内部ファイヤウオール・バス１８１５に
接続される。

Ｅ　Ｄ　Ｃ／ＣＲＣ発生装置１８５０は、Ｉ１０装置に
よって使用されるのと同じＥＤＣ／ＣＲＣコードを発生
してチエツクを行う。Ｉ１０モジュール１００は２つの
ＥＤＣを発生することが望ましい。一方のＥＤＣはまた
Ｅ　Ｄ　Ｃ／ＣＲＣでもよく、これはモジュール１００
が接続されているアサ−ネット（Ｅｔｈｅｒｎｅｔ）パ
ケット・ネットワークのようなネットワークに対するイ
ンターフェースに使用される（第１７図の構成要素１０
８に参照）。

他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。

ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥ　Ｄ　Ｃ／ＣＲＣを適応することは必要でないが、
その理由は、モジュールゆ相互接続部が２重になってい
るからである。例えばＣＰＵモジュール３０の場合、ク
ロスリンク９０はモジュール相互接続部３０を介してフ
ァイヤウオール１０００と通信を行い、クロスリンク９
５はモジュール相互接続部１３２を介してファイヤウオ
ール１０００と通信を行う。

アサ−ネット・ネットワーク１０日２から受は取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥ　Ｄ　Ｃ／ＣＲＣの有効性をチエツク
される。Ｅ　Ｄ　Ｃ／ＣＲＣが完全であるデータは、こ
れもまた第１７図に示すローカルＲＡＭ１０６０に書き
込まれる。ローカルＲＡＭ１０６０内の全てのデータは
、ＤＭＡを使用してメモリ・モジュール６０に転送され
る。

ＤＭＡ制御装置１８９０は転送の調整を行い、ＥＤＣ／
ＣＲＣ発生装置に転送中（７）　Ｅ　Ｄ　Ｃ／ＣＲＣに
よって符号化されたデータの有効性をチェックさせる。

Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バンファメモリに移動する場合、Ｅ　Ｄ　Ｃ／Ｃ
ＲＣを付加してもよい。

データがＩ１０バッファメモリからメイン・メモリに移
動する場合、Ｅ　Ｄ　Ｃ／ＣＲＣはチエツクを受けてメ
イン・メモリに移動してもよく、または取り除かれても
よい。データがＩ１０バッファメモリからディスクまた
はアサ−ネット・アダプタのような外部装置を介して移
動される場合、ＥＤＣ／ＣＲＣは局部的または離れた位
置にある受信ノードでチエツクされてもよく、またはそ
の両方でチエツクされてもよい。メモリ・データ・パケ
ットは遠くの位置にあるノードまたはＩ１０モジュール
のローカル・インターフェースによって発生されたそれ
らのＥＤＣ／ＣＲＣを有してもよい。

この動作によって、Ｉ１０モジュール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
くらい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥＤＣ／ＣＲＣコードを発生し
てチエツクするＥ　Ｄ　Ｃ／ＣＲＣ発生装置を有するこ
とが望ましい。

一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を取扱う。３２ビット・
バス１０２０は２つの異なったモードで駆動される。Ｄ
ＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９０
は標準非同期マイクロプロセッサ・バスとしてバス１０
２０を使用する。ＤＭＡの動作が発生するローカルＩＩ
ＡＭ１０６０のアドレスは共有のメモリ制御装置１０５
０とＤＭＡ制御装置１８９０に供給される。実際のＤＭ
Ａの転送の期間中、ＤＭＡ制御装置１８９０はＤＭＡ制
御線１８９５に非同期の状態でバス１０２０を駆動させ
る。共有のメモリ制御装置１０５０はバス・サイクル毎
に３２ビットのデータ・ワードをバス１０２０に転送し
、ＤＭＡ制御装置１Ｚ１０９０はどれくらいの数のワー
ドの転送が残っているかについての情報を得る。共有の
メモリ制御装置１０５０は、またローカルＲＡ　Ｍ　１
０６０を制御して次のＤＭＡアドレスを発生する。

Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。

ＣＰＵモジュール３０はメモリ・アレイ６０との転送動
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの動作を管理する。このよう
な作業の分割によって、いずれかのモジュールのＤＭＡ
ロジックの故障がゾーン１１または１１’のいずれかの
他のモジュールのデータの健在性を低下させることを防
止する。

トレースＲＡＭ１８７２はトレースＲＡＭ制御装置１８
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０’５０および５０’と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、コンピュータ・システム１０全体の種々のトレ
ースＲＡＭが以下で説明するある種の機能を実行する。

トレースＲＡＭとの通信はトレース・バス１０９５で行
われる。トレースＲＡＭ制御装置１８７０は、トレース
・バス１０９５からの信号に応答して、トレースＲＡＭ
１８７２に記憶を停止させるかその内容をソレース・バ
ス１０９５放出させる。

３２ビットの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、Ｉ１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御語Ｗ１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビットのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有するＲＡＭであることが望ましいが
、このＲＡ　Ｍ　１０６０は任意のサイズでよい。共有
のメモリ制御装置１０５０とローカルＲＡＭ　１０６０
によって、Ｉ１０モジュール１００に対する記憶能力が
与えられる。

ディスク制御装置１０７０によって、第１図のディスク
１０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられる。ディスク制御装置
１０７０は、ローカルＲＡＭ１０６０に使用するためま
たはＩ１０モジュール・バス１０２０との通信を行うた
めに共有のメモリ制御装置１０５０にまた接続される。

ネットワーク制御装置１０８０はネットワークインター
フェース１０８２によってＢＴＩＩＩＩ；Ｒ肝Ｔネット
ワークのような標準ネットワークに対してインターフェ
ースを与える。ネットワーク制御装置ｔｏｓｏは、ロー
カルＲＡＭ１０６０とＩ１０モジュール・バス１０２０
の両方に対してインターフェースとして機能する共有の
メモリ制御装置１０５０にまた接続される。しかし、Ｉ
１０モジュール・バス１０２０の特定の組織または構造
については何等の要求も存在しない。

ＰＣＩＭ（電源および冷却用インターフェース・モジュ
ール）サポート・エレメント１０３０は、Ｉ１０モジュ
ール・バス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受は取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰ　１Ｍサポート・エレメント
１０３０を使用することもまた可能である。または、Ｐ
ＣＩＭサポート・エレメント１０３０は、直接ファイヤ
ウオール１０００と１０１０に接続されてもよい。

診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
ー・チエツク情報を集めるために使用される。このデー
タは、それぞれファイヤウオール１０００と１ｏｔｏを
介してトレース・バス１０９５と１０９６に集められる
と共にモジュール・バス１０２０を介してマイクロプロ
セッサ１１００に集められる。

Ｄ、インタープロセッサとインターモジュールの通信 １、　データ経路 コンピュータ・システム１０の構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。。クロスリンク経路２５は、並列リン
ク、直列リンク、および既に説明したクロック信号によ
って構成される。これらは１９図に示される。並列リン
クは、２組の同じデータおよびアドレス線、制御線、割
り込み線、符号化エラー線、および１本のソフト・リセ
ット・リクエスト線を有する。

データおよびアドレス線と制御線は、モジュール相互接
続部１３０と工３２（または１３０′と１３２’）また
はメモリ・モジュール６０（６０’からＣＰｔＪモジュ
ールの間で交換される情報を有している。

割り込み線は、Ｉ１０サブシステム（モジュール１００
．１１０．１２０．１００’　　１１０’および１２０
’）で使用可能な割り込み水準の各々に対し１本の線を
有することが望ましい。これらの線はクロスリンク９０
．９５．９０′、および９５′によって共有される。

） 符号化エラー線は、両方のゾーンに対するコンソールｒ
ＨＡＬＴＪ要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰ　Ｕ／メモリの故障の発生を示
すコード、１つは両方のゾーンに対してＤＭＡエラーを
同期させるコード、および１つはクロック位相エラーを
示すコードである。各ゾーン１１または１１′からのエ
ラー線は、ゾーン１１に対するＯＲゲート１９９０また
はゾーン１１’に対するＯＲゲート１９９０’のような
ＯＲゲートに対する人力である。各ＯＲゲート２の出力
によって、他方のゾーンのクロスリンクに対する入力が
与えられる。

欠陥許容処理システム１０は、過渡的な故障に関係なく
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００．１１０．１２０．１００’、１１０’　、１２０
’　）は、また過渡的なエラーまたは故障を経験しても
動作を′ｍ続することができる。好適な実施例の場合、
ファイヤウオール比較回路１８４０の検出したエラーに
よって、同期化されたエラー・レポートがＣＰＵの管理
する動作に関して経路２５を介して行われる。

ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。

ある種の過渡的なエラーは、動作を完全デユプレツクス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データが生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフ・システムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。

経路２５の符号化エラー線のＣＰＵメモリ故障コードは
、ＣＰＵ３０のＣＰｔＪとメモリ・エレメントが故障し
ていることをＣＰ１３０′に知らせる。

サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているパス動作のタイプがサイクル・タイプによっ
て決められる。すなわち、これらは、ＣＰＵ　　Ｉｌｏ
の読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまた
は割り込みベクトルの要求である。エラー・タイプによ
ってファイヤウオールの比較ミスまたはＣＲＣのエラー
が決められる。「準備完了」のメツセージはＣＰＵとＩ
１０モジュールとの間に送られて要求された動作の完了
を示す。

シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバンク、およびデータの転送
を行うために２本の線を２組有している。

交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。である。

第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。

第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ・データのＣＰＵのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的なＣＰＵ　　Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有している。

ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０’　）に記憶されているものと仮定
する。経路が１つの場合、データはファイアウオール１
０００、モジュール相互接続部１３０を介してクロスリ
ンク９０に流れる。第１２図から分かるように、クロス
リンク９０はファイアウオール　１０００からメモリ制
御装置９０に流れるデータを遅延させ、その結果、クロ
スリンク９０′に対するデータは、データがメモリ制御
装置７０に加えられるのと同時に、このメモリ制御装置
７０に加えられ、従って、処理システム２０と２０′が
同期状態のままであることが可能になる。このデータは
、次に内部バス４６ど４０′によってメモリ制御装置７
０および７０’からＣＰＵ４０および４０′に進む。

同し経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。

ｃｐｕｙｏ読み出し動作は、また共有のメモリ制御装置
１０５０’とＩ１０装置１００′のローカルＲＡＭを介
して処理システム２０′のＩ１０処置から受は取られた
データに対してもまた実行されることができる。

Ｉ１０モジュール１００．１１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００’、１１
０’　　　１２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状態にはない。ＣＰＵ　　
Ｉｌｏ読み出しのためメモリ制御装置１０５０’　とｏ
−ＪルＲＡＭ　１０６０　’行う使用して、データは先
ずクロスリンク９０’と９５′に進む。残りのデータ経
路はメモリ制御装置１０５０からの経路と同しである。

データはクロスリンク９０′と９５′からメモリ制御装
置７０′と７５′を経由して最終的にそれぞれＣＰＵ４
０′と５０′に進む。同時に、データはそれぞれクロス
リンク９０と９５を横切って進み、次に遅延エレメント
を経由しないでそれぞれＣＰＵ４０と５０に進み続ける
。

第２０’Ｂ図は、ローカル・データのＣＰＵ　　Ｉｌｏ
書き込み動作を示す。このようなローカル・データはＣ
ＰＵ４０．５０．４０′および５０′からＩ１０モジュ
ール１００のようなＩ１０モジュールに転送される。こ
のような動作の１つの例は、共有のメモリ制御装置１０
５０におけるレジスタＡに対する書き込みである。ＣＰ
Ｕ４０によって転送されるデータは同じ経路に沿って進
むが、その方向はＣＰＵ　　Ｉｌｏの読み出し期間中の
データの方向と逆の方向である。特に、このようなデー
タはバス４６、メモリ制御装置７０、種々のラッチ（同
期を行うため）、ファイヤウオール１０００、およびメ
モリ制御装置１０５０を通過する。ＣＰＵ５０’からの
データは、またＣＰＵ１１０の読み出しの経路を逆の方
向に流れる。特に、このようなデータは、バス５６′、
メモリ制御装置７５′クロスリンク９５′クロスリンク
９５を経由しくファイヤウオール１０１０に行く。

上で述べたように、ファイヤウオール１０００と１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。

書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同じ動作が行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。

ＣＰＵ５０と４０’からのデータは対称の経路を介して
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比較される。Ｉｌｏ書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に使用している期間中に全てのデータ経路をチエツ
クするためである。各ゾーンに対するインターレール・
チエツクはメモリ制御装置７０．７５．７０’および７
５′で前に実行された。

第２０Ｃ図は、ＤＭＡ読取り動作に対するデー夕経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。

ＣＰＵ　　Ｉ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受は取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵ１１０の読み出しに対するデータと同じである
。

特に、共有のメモリ制御装置１０５０’からのデータは
、ファイアウオール１０００’、クロスリンク９０′　
（遅延を伴う）、メモリ制御装置７０’を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′　（遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー・チエツクの期間中にメ
モリ制御装置７０′からのデータと比較される。ＣＰＵ
１１０の読み出しの場合のように、ＤＭＡ書き込み動作
中のデータは、共有のメモリ制御装置１０５０を介して
交互に同じ動作に入ってもよい。

クロスリンク９０’からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０’からのデータと比較される。

第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０’　と９５′を通過する。このデータ
は、次にメモリ６００アレイに記憶される前に、それぞ
れメモリ制御装置７０と７５に入る。

２、　リセット システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステム１０のリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０．４０′、５０および５０’による命令の
実行の流れに影響を及ぼさない。更に、システム１０の
リセットは、正常な動作を回復するためにリセットされ
る必要のある部分のみに影響を及ぼす。

システム１０のリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。

この理由のため、システムのいかなる１つのリセットも
、ゾーン１１と１１’が直接に協力しないなら、ゾーン
１１と１１′の両方の構成要素を制御することはできな
い。従って、完全デュプレックス・モードで動作してい
るの場合、ゾーン１１内の全てのリセットはゾーン１１
’内のリセットとは独立している。

しかし、システム１０がマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システムＩＯ内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６０
のいずれもリセットによっていかなるデータも失うこと
はない。

システム１２は３つのクラスのリセット、すなわち、「
クロック・リセット」　「ハード・リセット」、および
「ソフト・リセット」があることが望ましい。クロック
・リセットはゾーン内の全てのクロック位相発生器を再
編成する。ゾーンｌｌ内のクロック・リッセトはまたＣ
ＰＵ４０と５０、およびメモリ・モジュール６０をイニ
シアライズする。クロック・リセットは、これらのモジ
ュールのクロック位相発生器を再編成する以外にモジュ
ール相互接続部１３０と１３２に影響を及ぼさない。シ
ステム１０がマスター／スレーブモードにある場合でさ
え、スレーブ・ゾーンでクロック・リセットを行っても
、これはマスターシップのモジュール相互接続部からス
レーブ・ゾーンのモジュール相互接続部に対するデータ
の転送を妨げない。しかし、ゾーン１１′でクロック・
リセットを行うと、ゾーン１１′内の対応する構成要素
がイニシアライズされる。

−ｍ的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
１０は、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う。

ハード・リセットはシステム１０をクリアし、従来のシ
ステムと同様に、システム１０を既知の構成に戻す。ハ
ード・リセットは、ゾーンが同期されるべき場合または
Ｉ１０モジュールをイニシアライズまたは不能にするべ
き場合に、電源を印加した後、使用される。システム１
０の場合、４つのハード・リセット、すなわち、「パワ
ーアップ・リセット」、ｒｃｐｕＣＰＵハードット」、
「モジュール・リセット」、及び「デバイス・リセット
」があることが望ましい。ハード・リセットハ更にロー
カル・ハード・リセットとシステム・ハード・リセット
に分けることができる。ローカル・ハード・リセットは
、ＣＰＵがスレーブ・モードにある場合に応答するロジ
ックのみにに影響を及ぼす。システム・ハード・リセッ
トは、クロスリンク・ケーブル２５とモジュール相互接
続部１３０及び１３２に接続されているロジックのみに
限定される。

パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１′をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されないが、その理由は、各ゾーンがそれ自身の電
源を有し、従って異なった長さの「電源投入」イベント
を経験するからである。パワーアップ・リセットは全て
のハード・リセットとクロック・リセットをゾーン１１
または１１′に行うことによって実行される。

ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。

ＣＰＵハード・リセットは影響の与えられたゾーン内に
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアする。キャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハード・リセットは
クロスリンクのゾーン識別またはクロック・マスターシ
ップを変更しない、ＣＰＵハード・リセットは、ＣＰＵ
モジュールとクロック・リセットに加えることのできる
全てのローカル・ハード・リセットの合計である。

・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ハイド・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。

デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって与えられる。

他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセットは、システム１０内
の状態エンジンと一時的レジスタをクリアするが、これ
らはクロスリンク内のモード・ビ・ントのような構成情
報を変化させない。更に、ソフト・リセットは、またモ
ジュール内のエラー処理機構をクリアするが、これらは
システム・エラー・レジスタ８９８およびシステム故障
アドレス・レジスタ８６５のようなエラー・レジス１り
を変化させない。

ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、また■／○モ
ジュール１１０に接続されている装置もリセットされな
い。

ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。

第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０’　　　５
０、および５０’はクロックとハード・リセットの組み
合わせのみによってリセットされる。更に、メモリ制御
装置７０．７５．７０′および７５′はハード・リセッ
トに取り付けたＣＰＵ命令にサービスを行うのに必要な
それらの状態エンジンとレジスタを有している。従って
、ソフト・リセットはソフトウェアの実行にとって透明
である。

第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステム１０のモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
で開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオール１０００と１０１０に対
して行われる。従って、モジュール相互接続部１３０と
１３２によってサービスを受ける全てのモジュールはそ
れらの状態エンジンと一時的レジスタのリセットを有し
ている。これによって、過渡的なエラーによって発生さ
れる全ての問題のシステム・パイプラインがクリアされ
る。

システム１０は、デュプレフクス・モードにあるので、
ゾーン１１′はゾーン１１の行っている全ての事柄を行
う、従って、ＣＰＵモジュール３０’は、ＣＰ、Ｕモジ
ュール３０と同時に、ソフト・リセットに対する要求を
出す。ゾーン１１′内のソフト・リセットは、ゾーンｌ
ｌ内のソフト・リセッ、トと同じ効果を有している。

しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ・モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオールｌ０００
と１０１０に対してソフト・リセットを出す。更に、ソ
フト・リセットに対する要求は、クロスリンク９０と９
０′、クロスリンク・ケーブル２５およびクロスリンク
９０’と９５′を介してＣＰＵモジュール３０′に出さ
れる。一部のモジュール相互接続部１３０と１３２はソ
フト・リセットを受は取る。

この同じ構成の場合、ＣＰＵモジュール３０’から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０’と７５′およびクロスリンり９０’　と９５′
に一部のみリセットする。

ソフト・リセットは、ｒＣＰＵソフト・リセット」と「
システム・ソフト・リセット」を有する。

ＣＰＵソフト・リセットは、要求を最初に出したＣＰＵ
モジュールの状態エンジンに影響を及ぼすソフト・リセ
ットである。システム・ソフト・リセットは、モジュー
ル相互接続部とこれに直接取付けられた構成要素に対す
るソフト・リセットである。ＣＰＵモジュールは、常に
ＣＰＵソフト・リセットを要求することができる。シス
テム・ソフト・リセットは、ＣＰＵを要求するクロスリ
ンクがデュプレックス・モード・マスター／スレーフ・
モード、またはオフ・モードにある場合にのみ、要求す
ることがてきる。スレーブ・モードにあるクロスリンク
は、他方のゾーンからシステム・ソフト・リセットを与
えられ、それ自身のモジュール相互接続部に対してシス
テム・ソフト・シセットを発生する。

ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。

ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御部装置７５および７５内のラッチ（図示せず
）、ＤＭＡエンジン８００およびクロスリンク９０と９
５を有する。ＣＰＵソフト・リセットは、またＤＭＡま
たはＩｌｏのタイムアウトに続いて発生することもでき
る。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デバ
イスが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に
対して応答しない場合に発生する。

第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００，１１０，１００’および１１
０′とメモリ・モジュール６０および６０’に対するリ
セット線を示す。ＣＰＵモジュール３０は、何時電源が
印加されたかを示すＤＣＯＫ信号を受は取る。リセット
をイニシアライズするのはこの信号である。ＣＰＵモジ
ュール３０′は、その電源から同じ信号を受取る。

１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュールに対して必要である理由は
、システム・ハード・リセット線がシステム１０から個
々のＩ１０モジュールを取除くのに使用されるからであ
る。各システム・ソフト・リセットに対してＩ１０モジ
ュールを３つに制限しているのは、単にローデングを考
慮しているからにに過ぎない。更に、１つのクロック・
リセット線が全てのＩ１０モジュールとメモリ・モジュ
ールに送られる。１つのモジュールについて１つの線を
使用する理由は、負荷を制御することによってスキュー
を制限するためである。

第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１０と２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生袋Ｗ　２２６０と２２６１を有する
。クロック発生装置は、システム・クロック信号を個々
のモジュールによって使用するために分割する。

メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
υセット要求レジスタ２２３６を有する。

クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
Ｕモジュールと共に残っているこのクロスリンクの部分
であり、従って、シリアル・レジスタ、および幾つかの
パラレル・レジスタを有している。クロスリンクの「シ
ステム」部分は、モジュール相互接続部１３０と１３２
（または１３０′と１３２’）とクロスリンク・ケーブ
ル２５にアクセスするために必要であるクロスリンクの
その部分である。

ローカル・リセット発生装置ｆ３３４０と２２４１は、
それぞれクロスリンク９０と９５のローカル・リセット
制御回路２２４５と２２４６にハードおよびソフト・リ
セット信号を送ると共に、それぞれメモリ制御装置７０
と７５のリセット制御回路２２３０と２２３１にハード
およびソフト・リセット信号を送ることによって、ＣＰ
Ｕモジュール３０に対してリセットを発生する。ローカ
ル・クロスリンク・リセット制御回路２２４５と２２４
６は、それらの状態エンジン、転送するべきデータを記
憶しているラッチおよびそれらのエラー・レジスタをリ
セットすることによって、ソフト・リセット信号に応答
する。これらの回路は、ソフト・リセットに対して行う
のと同じ動作を行い、またエラー・レジスタと構成レジ
スタをリセットすることによって、ハード・リセット信
号に応答する。

リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。

更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００，１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。

クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ＣＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。

更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセ・ント制
御回路２２５５と２２５６に送る。システム・リセット
制御回路２２５５と２２５６は、ローカル・ソフトおよ
びローカル・ハード・リセット信号に対するローカル・
リセット制御回路の応答と同じ方法でシステム・ソフト
・リセット信号とシステム・ハード・リセット信号に応
答する。

メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。

ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。

システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。

ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ倍信号よって発生されるパワーアップ
・リセットに対する要求によって発生される。

クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０．２
２５０．２２４１および２２５１の全てに行き渡ること
を保証するため、適当な遅延要素を有している。

事実、リセットの同期は、システム１０では非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。

第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
クこリセットの両方を発生する。−船釣に、クロスリン
ク９０．９５．９０′および９５′は最初はクロスリン
ク・オフモードと再同期オフ・モードの両方の状態にあ
り、両方のゾーンはクロック・マスターシップを表明す
る。

ＣＰＵ／ＭＥＭ故障リセットは、メモリ制御装置７０．
７５．７０′および７５′がＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
１０から取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラー・レジスタ
（図示せず）内のコードを介して、他方のモジュールの
故障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故
障したＣＰＵモジュールを有するゾーンに対するクロッ
ク信号とそのモジュールに対するローカル・ソフト・リ
セットによって槽底される。

再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。

ゾーン１１と１１’が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０’の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのッゾーンを互換性のある構成にする
。

再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター・モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ・モードでな
ければならい。そこでリセットが両方のゾーンで同時に
行われ、これは、とりわけ４つのクロスリンク全てをデ
ュプレックス・モードにセットする。

再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。

システム１０の好適な実施例は、またクロ・ツク・リセ
ット信号がコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）
クロックをリセットせず、非コンフォーミング・クロッ
クのみをリセットすることを保証する。この理由は、ク
ロックがリセットされる場合はいつでも、これはクロッ
クのタイミングを変更し、このタイミングはこんどはこ
のようなりロックでモジュールの動作に影響を及ぼすか
らである。もしモジュールが正しく実行され、このクロ
ックが正しい位相であれば、その動作を変更することは
不必要であるばかりでなく無駄なことである。

第２３図は、ノンコンフォーミング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１０．２２１１．２２２
０．２２２１．２２６０、および２２６１内に位置する
ことが望ましい。

好適な実施例の場合、異なったクロック発生装置２２１
０．２２１１．２２２０．２２２１゜２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
？！２３１０を有している。

立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロック信号と同様に位相発生装置２３
１０に対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１０は、クロック信
号に対する異なった位相を形成する下方分割回路である
ことが望ましい。再循環シフト・レジスタのような位相
発生装置２３１０に対する別の設計をまた使用すること
もできる。

立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１０は予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１０が幾つかのステージを有する下方分割回
路であれば、クロック・リセットの立上がり区間パルス
は、そのステージに対して設定された入力であり、この
ステージは全ての他のステージに対して予め選択された
位相とりセット入力を発生する。もし位相発生装置２３
１０が既にこの位相を発生していれば、同期化クロック
・リセット信号の存在は基本的に透明である。

このようにして組織されたリセットは、システム１０の
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のりセントが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システム１０で行っているようにハード・リセット
の数を最小にすることが望ましい。

Ｅ０診断テストおよび故障検出 システム１０にブーストラップを使う以前に、故障のモ
ジュールを検出するために診断テストが遂行される。こ
のような診断テストの途中で発見されたエラーは現場で
訂正可能である。このことは、診断テストが実行され動
作システムがブートされ即ちシステム１０が通常の動作
に入った後に検出されたエラーと区別すべきものである
。この時点で発見されたエラーは現場で訂正不可能なも
のと考えられる。

コンピユーテイングシステム１０における診断テストは
、第２４図のフローチャート２４００に示されるシーケ
ンスで遂行されると好適である。

ゾーン１１および１１’の両方が診断テストを実行する
が、ゾーン１１のみをこの発明で推奨する方法が説明す
るのに用いる。

ゾーン１１に電力が投入される（ステップ２４０２）と
、例えば■／○モジュール１００，１１０および１２０
およびＣＰＵモジュール３０のような個別のモジュール
は、自動式モジュール診断テストを遂行すべく進む（ス
テップ２４０４）。ゾーン１１に電力が投入された後に
生成される電力投入リセットが各１１０モジユールのＩ
１０ドライバを不能にすることから、Ｉ１０モジュール
１００．１１０および１２０は当初はインクコネクク１
３０および１３２と接続していない。モジュール診断テ
スト中において各モジュール間を不接続にすることによ
って、モジュールテストを厳密に各モジュールの境界内
において遂行することができる。

Ｉ１０モジュールのそのモジュールの診断テストがうま
く完了した後においてのみ、そのＩ１０モジュールのド
ライバがモジュールインクコネクタ１３０および１３２
へ接続可能とされる。

ＣＰＵモジュール３０は各１／○モジユールと不接続で
あるが、推奨実施例においてはＣＰＵモジュール３０は
メモリモジュール６０には不接続となっていない。これ
は、各ＣＰＵ４０および５０がメモリモジュール６０ば
かりでなくモジュール３０の診断テストにも責任を負う
からである。メモリモジュール６０をテストするにはＣ
ＰＵ４０および５０のそれぞれが診断テストの途中にお
いてメモリモジュール６０との相互接続を起動できる必
要がある。しかし、ＣＰＵ４０および５０は、モジュー
ル診断テストの途中において各Ｉ１０モジュールを接続
するためにクロスリンク９０および９５のドライバを起
動することはない。

推奨実施例においては、モジュール診断テストは例えば
モジュール１００のような個別のＩ１０モジュール内に
おいて例えばプロセッサ１１００のような診断プロセッ
サによって遂行される（第１および１７図）。診断テス
トを実行する手続きは一般に、例えばＲＯＭ４３および
５３のようなメモリデバイスおよびＣＰＵモジュール３
０の中に格納される（第３図）。

第２５図は、モジュール診断テストの手続きを示すフロ
ーチャート２５００である。一般に、各モジュール内に
おけるモジュール診断テストは、その他のモジュールの
モジュール診断テストとは独立して実行される。

ゾーン１１に電力が投入されると、発行されたパワーア
ップリセットがゾーン１１内の各モジュールの磁気イン
ディケータを故障表示状態に設定する。モジュールのレ
ジスタにも、この故障表示状態に対応するビットが設定
される。第２６図は、モジュール２６００の磁気インデ
ィケータ２６１０の一例を示す。インディケータ２６１
０は、好ましくは二つのポジションを備えた双安定磁気
インディケータであり、一つは故障の在ることを示し、
もう一つは故障のないことを示すものである。モジュー
ル診断テストを好結果で完了することによってのみモジ
ュール２６００の磁気故障表示器２６１０をクリアする
ことができる。

モジュールのインディケータは、視覚で判断できるもの
であるべきだが、磁気のものである必要はない。例えば
、このインディケータはＬＥＤであってもよい。視覚で
感じることのできるインディケータによって、システム
オペレータまたは他の者はどのモジュールが故障を起し
たかを直ちに知ることができる。さらに、本発明の推奨
実施例においてはシステム内の総てのモジュールの故障
表示ビットに対応する信号を受信するために結合された
信号線２６２０を例えば配線式ＯＲ構成に一つに結合し
、別のインディケータ２６３０に供給している。インデ
ィケータ２６３０はオペレータに対していずれかのモジ
ュールが故障状態にあるかどうかを知らせる。

次に、モジュール診断テストが行われる（ステップ２５
０２）。このテストの途中に故障が検出されない場合（
ステップ２５０３　）　、６ｍ磁気故障インディケータ
クリアされ（ステップ２５０４）そのモジュールは有効
と判定される（ステップ２５１４）。勿論、モジュール
の他の部分がチエツクされることを確実にするために付
加的なテストを実行するまで磁気インディケータをクリ
アすることを延ばしてもよい。

モジュール診断テストが好結果でない場合（ステップ２
５０３　）　、磁気インディケータは設定されたままと
なり、診断ビットと呼ぶモジュールのＥＥＦＲＯＭの診
断「ブロークコビットが設定される（ステップ２５０５
　）。さらに何らかの検出された故障をドキュメントし
た別の情報をモジュールのＥＥＦＲＯＭに格納すること
ができる（２５０５）。

あるモジュールについてＥＥＰＲＯＭに診断ピントが設
定されると、システムはそのモジュールが修理されるま
では、それを使用することはできない。普通は、サービ
ス人員が、モジュール故障状態を直すために現場修理を
試みる（ステップ２１，５０６）。この修理の後に、モ
ジュール診断テストを再度行う（ステップ２５０Ｂ）。

推奨実施例においては、モジュール診断テストの反復は
、ゾーン全体をリセットするか或いはオペレータのコン
ソールを通して故障したモジュールのマイクロプロセッ
サに直接指令を送るかして行うことができる。

もしこの時点でモジュール診断テストが好結果で完了し
た場合（ステップ２５１０）は、このテスト手続きが、
磁気故障インディケータおよびＥＥＦＲＯＭの診断ピン
トをクリアする（ステップ２５１２）。

モジュール診断テストの反復の途中で何らかの故障が起
きた場合（ステップ２５１０）は、磁気インディケータ
および診断ビットはクリアされず、追加の故障情報をＥ
ＥＰＲＯＭに記録することができる（ステップ２５１６
）。さらに修理することが望ましい場合（ステップ２５
１Ｂ）は、修理（ステップ２５０６）およびモジュール
診断テストを反復する（ステップ２５０Ｂ）。モジュー
ル診断テストを好結果に実行できずそれ以上の修理が不
可能か或いは何か他の理由で行われない場合（ステップ
２５１８）は、モジュール診断テストを完了し、そのモ
ジュールを使用不能として分類する（ステップ２５２０
）。

第２４図のフローチャート２４００において、ＣＰＵモ
ジュール３０またはメモリモジュール６０のいずれか或
いは両方がモジュール診断テスト（ステップ２４０６）
に合格しない場合は、処理システム２０はコンソールモ
ードとなる（ステップ２４０８）。これは、これらモジ
ュールの両方がないと、ゾーン１１を起動できないため
である。

ＣＰＵモジュール３０およびメモリモジュール６０がそ
れぞれのモジュール診断テストを好結果で完了した場合
は、ゾーン診断テストは次にＣＰＵ４０および５０によ
って実行される（ステップ２４１０）。

ゾーン診断テストの一環として、ＣＰＵ４０および５０
は、ＣＰＵモジュール３０、Ｉ１０モジュール１００，
１１０および１２０間のモジュールインタコネクタ１３
０および１３２を３周べる。

ＣＰＵ４０および５０が“有効な′”Ｉ１０モジュール
が１つもないと判定したときは、ゾーン診断テストは成
功せず（ステップ２４１．２）、ゾーンはコンソールモ
ードに切換えられる（ステップ２４０８）。ＣＰＵモジ
ュールが通信できる■１０モジュールが少なくとも１個
ある場合は、ゾーン診断テストは先へ進む。

ゾーン診断テスト中に故障が検出された場合は、ＣＰＵ
および５０は、ゾーン診断テストが不成功であると判断
する（ステップ２４１２）。そして、ゾーン１１は、適
当な対策を講じられるように、コンソールモードへと切
換えられる（ステップ２４０８）。

ゾーン診断テストが好結果で完了した場合（ステップ２
４１２）、ゾーン１１は直列クロスリンクを介してゾー
ン１１′の状態を査定する（ステップ２４１４）。この
査定の目的は、ゾーン１１’がシステム診断テスト、即
ち両方のゾーンを含めた診断テストを実行することがで
き且つそれに利用可能であるかどうかを判定することに
ある。

ゾーン１１′が診断テストの実行に利用できない場合は
、モジュールおよびゾーンの診断テストを成功させたゾ
ーン１１は、ロードをブーストラップするか或いはメモ
リ同期化動作の遂行のいずれかを試みる（ステップ２４
２２）。ゾーン１１’を利用可能な場合は、システム診
断テストはゾーン１１および１１′によって遂行される
（ステップ２４１６）。

システム診断テスト中に故障が検出された場合、ゾーン
１１および１１′は、システム診断テストは好結果で完
了しなかったと判定する（ステップ２４１８）。このよ
うな場合は、故障のあるモジュールはシステムから除去
され（ステップ２４１９）、ゾーン１１′がシステム診
断テストを実行することができ且つ利用可能であるかど
うかを判断するために別の判定を下す、除去されたモジ
ュールがＣＰＵモジュールの場合は、質問に対する答え
はノーである。この場合、ゾーン１１は、それがゾーン
診断テスト（ステップ２４２２）を好結果で完了したこ
とから、自身をブートしようと試みることになりゾーン
１１′はコンソールモードとなる。

故障を検出することなしにシステム診断テストが遂行さ
れた場合は、診断テストは完了したものとみなされ、各
ゾーンはブーストラップローディングへと進む（ステッ
プ２４２０）。

ゾーンおよびシステム診断テストは、第２５図のフロー
チャート２５００についてモジュール診断テストを説明
したのと類似して進行する。ゾーンおよびシステム診断
テスト中に検出された故障の査定および訂正の機会が設
けられている。故障インディケータを、故障が最初に検
出されたゾーンまたはシステムテストを再実行すること
によって、ＥＥＰＲＯＭからクリアすることができる。

実際、推奨実施例においては、ＥＥＰＲＯＭをクリアす
る唯一の方法は、以前に故障を明らかにしたものと同じ
診断テストを好結果で完了することである。

しかし、これは常に可能なことではない。例えば、故障
がシステム診断テスト中に検出され記録されるが、修理
後にはゾーンの一つが使用できない場合がある。この状
況においては、モジュールがモジュールおよびゾーン診
断テストをバスしたとしても、モジュールのＥＥＦＲＯ
Ｍから故障表示をクリあすることは不可能である。

モジュール、ゾーンおよびシステムテストの途中で検出
され且つ現場で訂正できないモジュール故障については
、適切な情報をいろいろなモジュール内にあるＥＥＰＲ
ＯＭに記録することができる。好ましくは、現場でモジ
ュールを修理できなかった技術者が後に故障の本質を査
定できるようにし、したがって適切な訂正のための対策
が講じられるように充分な情報をＥＥＰＲＯＭに記憶さ
せるとよい。

ＣＰＵモジュール３０については、ＣＰＵ４０および５
０がそれぞれＥＥＦＲＯＭ４４および５４に故障情報を
格納するとよい。メモリモジュール６０については、Ｃ
ＰＵ４０および５０がメモリモジュール６０（第５図）
のＥＥＦＲＯＭ６４０に故障情報を格納するとよい。Ｉ
１０モジュール１００については、診断用マイクロプロ
セッサ１１００が、バス１０２０　（第１７図参照）に
接続するＴｌｏＥＥＰＲＯＭＩ　１５５に故障情報を記
録するとよい。実際には、ＣＰＵ４０および５０の一つ
が、故障情報をＥＥＰＲＯＭＩ　１５５に書込むように
診断用マイクロプロセッサ１１００を指令することが好
ましい。

この発明にしたがった診断テストの重要な特徴は、ある
種の故障を訂正できることにある。本発明に従えば、診
断手続きを、その途中において故障を検出し、それが現
場で訂正可能な場合はそれを訂正することのできる手続
きとしてみなすことができる。

この診断手続きは、システムがブートされ且つエラーの
検出に対応して動作システムが故障モジュールを特定し
た後に起きる故障ハンドリングとは異なるものである。

これら二つの手続きの間に違いがあるのは、その効率に
よるものである。システム１０の構成要素が組立てられ
、システムに電力が投入された場合に、例えば回路板を
間違った場所に設置したというような取るに足らない原
因による特定の故障が検出されることがある。このよう
な故障は、モジュール自体には何ら異常がない場合には
、現場で訂正する方が、モジュールを交換して修理に出
すよりは効率的である。

診断テストの際中に検出された故障とは対象的に、シス
テム動作の途中で検出された故障は、例えば構成要素の
障害のような現場では訂正できない性質の問題を示す。

システムｌＯは既に診断テストを受けているから、この
ような故障は一般に深刻である。

ＥＥＦＲＯＭは、動作システムがブートされた後に検出
された故障についての情報を格納するのにも用いること
もできる。一般に、このようなエラーは、ハードウェア
によって検出され、ＣＰＵ４０．５０．４０’および５
０′での動作システムは、そのエラーについて後に知ら
される。本発明の推奨実施例では、断続的（即ち繰返し
しない）および切れ目のない（即ち繰返しする）故障に
ついて情報を格納するかどうか、そしてもしそうする場
合は、それらの故障についてどんな情報を格納するかを
動作システムが決定することができる。

格納された情報には、動作システム°°ブローク°゛ビ
ットおよび故障の原因を後に評価するのに充分なデータ
を含むことが好ましい。

この発明の推奨実施例においては、動作システムによっ
て突きとめられた故障からの格納された故障情報は、適
切な修理施設の技術者による以外はクリアすることがで
きない。したがって、このような現場で訂正できない故
障の表示をつけたモジュールは、磁気インディケータお
よび動作システム“°ブローク″ビットの両方として、
モジュールが修理されるまでその表示をつけ続けること
になる。これによって、モジュールを、不注意から交換
用モジュールとしてシステムに設置することを妨げる。

推奨実施例においては、そのような不ン主意な設置は、
そのモジュールのＥＥＰＲＯＭが診断テスト中或いは動
作中のシステムによって読まれた場合に検出されること
となり、そのモジュールはその時点において故障してい
ると宣せられる。

本発明の別の特徴として、Ｉ１０モジュールにおいて、
システム動作中に検出されたエラーのソースがモジュー
ル内であることを動作システムが確実には知ることので
きない場合は、Ｉ１０モジュールのＥＥＰＲＯＭＩ　Ｏ
５５に“°ブロークバイインプリケーション°”　　（
ＢＢＩ）ビットを設定するように動作システムがプロゲ
ラｌ、されている。

例えば、Ｉ１０モジュールがモデムを妨害し、動作シス
テムによって検出されたエラーの本質が、Ｉ１０モジュ
ールまたはモデムのいずれが故障しているかの判定を可
能にするのに充分でない場合がある。ＢＢＩビットは、
動作システムが特定のＩ１０モジュールが故障していな
いと判断したときに、動作システムによってクリアされ
る。

推奨実施例においては、ＢＢＩビットの状態の変化は、
モジュールの磁気インディケータを設定させる。これは
各モジュールの診断および動作システム″ブローク″ビ
ットと対象的であり、それの、設定状態が磁気インディ
ケータを設定させる。

Ｉ１０モジュールについては、サービス技術者は５、磁
気インディケータによってＢＢＩビットが設定されてい
るモジュールに案内される。しかし、特定のＩ１０モジ
ュールを含むゾーンが業務またはリセットから除外され
た場合は、システムを業務に復帰させるにあたって診断
テストが好結果で完了した場合に、磁気インディケータ
はクリアされる。結果として、磁気インディケータがク
リアされたことによって、モジュールは故障モジュール
として取扱われることはなく、このことは、そのモジュ
ールが実際に故障を起したかどうかわからないことから
適切といえる。ＢＢＩビットによって最初は設定された
磁気インディケータが診断テストの結果、クリアされた
としても、ＢＢＩビット自体は、動作システムによって
クリアされるまでは設定されたままである。

■、結論 本発明は、その推奨実施例によって示されるように、モ
ジュールについての故障情報を現場で直せる故障と現場
で直せない故障とで区別するような方式で記録する方法
を提供するなどして、顕著な効果を達成した。この発明
の方法および装置において変更や変化が可能なことは当
業者にとっては明白である。したがって、より広い見地
から、本発明は、提示且つ説明された特定の詳細、代表
としての方法および装置、説明のための例に限定される
ものではない。したがって、総合的発明概念の精神およ
び範囲から逸脱することなしにこのような詳細から変化
することが可能である。

【図面の簡単な説明】

第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・モジュールのプロ・ンク図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１Ｏ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるクロック信号のタイミング図である。 第１６図は、第１４図に示すタイミング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 第２４図は、システム１０の診断テストのためのフロー
チャートの図である。 第２５図は、変調診断テストのためのフローチャート、
そして、 第２６図は、コンピユーテイング変調上での磁気インデ
ィケータの使用を示す図である。 手 続 補 正 書く方式） １、事件の表示 平成２年特許願第２０３８０３号 ３、補正をする者 事件との関係 出 願人 ４代 理 人

Claims (1)

1. 【特許請求の範囲】 １、データ処理システムのモジュールの故障の有無を判
   定するために診断手続きのみを実行できる場合の診断モ
   ードと、非診断手続きが実行される場合の完全動作モー
   ドとの両方で動作可能な前記データ処理システムで用い
   られるモジュールの動作をテストする方法において、そ
   の方法が、 モジュールにおける故障の有無を判定するためにデータ
   処理システムが診断モードにある場合に、該モジュール
   上で自動化された診断手続きを実行する段階と、 診断手続き中に故障が検出された場合に、 検出された故障が現場で訂正可能であるかもしれないこ
   とを示診断情報をモジュールに自動的に格納する段階と
   、 データ処理システムが作動可能モードにある場合に、デ
   ータ処理システムにおいて非診断手続きを実行する段階
   と、 データ処理システムが非診断手続き実行している間に、
   モジュールにおける故障の存在を自動的に検出する段階
   と、 非診断手続き中において故障が検出された場合に、検出
   された故障が現場で修理できないものであることを示す
   非診断故障情報をモジュールに自動的に格納する段階と
   を含むことを特徴とするデータ処理システムに用いられ
   るモジュールの動作をテストする方法。 ２、前記モジュールが、診断および非診断故障情報の一
   部として、診断および非診断手続き中に検出された個々
   の故障の記録を格納するための不揮発性記憶装置を含み
   、 前記方法が更に、 診断手続き中に現場で訂正できると判定されたところの
   故障を訂正する段階と、 診断手続き中に検出された個々の故障のモジュールメモ
   リ内での記録を現場で訂正できる故障を訂正した後にク
   リアする段階とを含むことを特徴とする請求項１記載の
   方法。 ３、更に、現場で訂正できるところの故障を検出した際
   に実行された自動化された診断手続きを反復する段階含
   み、 個々の故障の記録をクリアする段階が、 診断手続きが反復された際に故障が生じない場合にのみ
   各故障の記録をクリアする従属段階を含むことを特徴と
   する請求項２記載の方法。 ４、モジュールが前記データ処理システムに接続可能で
   あり、前記データ処理システムから独立してモジュール
   レベルの診断手続きを実行することが可能であり、 自動化された診断手続きを実行する段階がモジュールの
   データ処理システムへの電気的接続の以前にモジュール
   レベル診断手続きを実行する段階を含むことを特徴とす
   る請求項１記載の方法。 ５、モジュールが、診断および非診断手続き中に検出さ
   れた個々の故障の記録を格納するメモリを含み、 前記方法が更に、 診断手続き中に現場で訂正できると判定されたところの
   故障を訂正する段階と、 診断手続き中に検出された個々の故障のモジュールメモ
   リ内での記録を故障が訂正された後にクリアする段階と
   を含むことを特徴とする請求項４記載の方法。 ６、更に、診断手続きを実行した際に故障が検出された
   場合に、モジュールメモリにある故障の記録をクリアす
   る以前に自動診断手続きを反復する段階を含み、 個々の故障の記録をクリアする段階が 診断手続きが反復された際に故障が生じない場合にのみ
   各故障の記録をクリアする従属段階を含むことを特徴と
   する請求項４記載の方法。 ７、前記モジュールが、前記データ処理システムにおい
   て各Ｉ／ＯモジュールのためのインタフェースをとるＩ
   ／Ｏモジュールであり、 前記Ｉ／Ｏモジュールが診断および非診断手続き中に検
   出された個々の故障の記録を格納するメモリを含み、 前記方法が更に、 前記非診断手続きが前記Ｉ／Ｏモジュールによるかもし
   れない故障の存在を検出した場合に、前記メモリに第１
   所定ビットを暫定的に設定する段階と、 前記データ処理システムが前記Ｉ／Ｏモジュールが検出
   された故障のソースではないと判断した場合に、前記第
   １所定ビットをリセットする段階とを含むことを特徴と
   する請求項６記載の方法。 ８、モジュールが、第１および非診断手続き中に検出さ
   れた各故障の記録を格納するための不揮発性記憶装置を
   含み、 モジュールが可視のインディケータを含み、前記方法が
   更に、 診断或いは非診断の手続きが該記憶装置に格納されてい
   る際中に故障の記録が検出された場合に、モジュールに
   可視のインディケータを設定する段階を含むことを特徴
   とする請求項１記載の方法。 ９、ＣＰＵを備えた第１データ処理ゾーンとＣＰＵを備
   えた第２データ処理ゾーンとを含み、前記第１および第
   ２ゾーンのそれぞれが、それぞれに故障情報を格納する
   記憶要素を備えた複数のデータ処理モジュールを有する
   データ処理システムにおいて、データ処理システム、ゾ
   ーンおよびモジュールの診断テストを遂行する方法が、 モジュールにおける故障の有無を判定するために個々の
   モジュールで自動モジュールレベル診断手続きを遂行す
   る段階と、 モジュールレベル診断手続き中に故障が検出された各モ
   ジュールの記憶要素にモジュール情報を自動的格納する
   段階と 前記モジュールレベル診断手続き中に故障が検出されな
   かった場合に、個々のモジュールを前記各ゾーンに結合
   する段階と、 各ゾーンのモジュールの故障の有無を判定するために、
   前記第１および第２ゾーンのそれぞれのモジュールのた
   めのゾーンレベル診断手続きをそれぞれのゾーンに対応
   するＣＰＵによって遂行する段階と、 ゾーンレベル診断手続き中に故障を検出した各モジュー
   ルの記憶要素にゾーンレベル情報を自動的に格納する段
   階と、 ゾーンレベル診断手続き中に故障が検出されない場合に
   、前記データ処理システムを形成するために第１および
   第２ゾーンを一緒に結合する段階と、 システム中の各モジュールの故障の有無を判定するため
   に、データ処理システム全体の各モジュールのためのシ
   ステムレベル診断手続きを各ＣＰＵによってほぼ同時に
   遂行する段階と、システムレベル診断手続き中に故障が
   検出された各モジュールの記憶要素にシステムレベル情
   報を自動的に格納する段階と を含むことを特徴とするデータ処理システム、ゾーンお
   よびモジュールの診断テストを遂行する方法。 １０、モジュール、ゾーンおよびシステムレベル診断手
   続き中に格納された対応するモジュール、ゾーンおよび
   システムレベル情報が対応する手続き中に検出された各
   故障の記録を含み、 前記方法が更に、 対応する診断手続き中に現場で訂正できると判定された
   ところの故障を訂正する段階と 対応する診断手続き中に検出された各故障の記録を現場
   で訂正できる故障の訂正の後にクリアする段階と を含むことを特徴とする請求項９記載の方法。 １１、更に、故障が検出された際の対応する診断手続き
   を反復する段階を含み 各故障の記録をクリアする段階が、対応する診断手続き
   を反復した際に故障が発生しない場合にのみ各故障の記
   録をクリアする従属段階を含むことを特徴とする請求項
   １０記載の方法。 １２、データ処理システムで用いるモジュールにおいて
   、 モジュール内の故障の有無を判定するために自動的診断
   テスト手続きを実行する処理手段と、自動診断テスト手
   続き中に故障が検出された場合に、故障が現場で訂正可
   能なものであるかどうかを示す診断故障情報を格納する
   ための第１メモリ手段と、 データ処理システムによる通常手続きの実行の途中で故
   障が検出された場合に、検出された故障が現場で訂正で
   きないことを示す非診断故障情報を格納するための第２
   メモリ手段とを含むことを特徴とするデータ処理システ
   ムで用いるモジュール。 １３、前記第１および第２メモリ手段がＥＥＰＲＯＭに
   位置することを特徴とする請求項１２記載のモジュール
   。 １４、更に、モジュールにおいて故障が検出されたこと
   を示す可視インディケータを含むことを特徴とする請求
   項１４記載のモジュール。 １５、前記可視インディケータがリセット可能であるこ
   とを特徴とする請求項１４記載の方法。 １６、前記可視インディケータが磁気スイッチであるこ
   とを特徴とする請求項１４記載の方法。