JPH024003B2 - - Google Patents
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- JPH024003B2 JPH024003B2 JP58076111A JP7611183A JPH024003B2 JP H024003 B2 JPH024003 B2 JP H024003B2 JP 58076111 A JP58076111 A JP 58076111A JP 7611183 A JP7611183 A JP 7611183A JP H024003 B2 JPH024003 B2 JP H024003B2
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- 230000015654 memory Effects 0.000 claims description 51
- 101100503967 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HER2 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 210000003813 thumb Anatomy 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバツフアメモリに係り、特にバツフア
メモリから読み出すデータの正当性をチエツクす
るのに好適なバツフアメモリに関する。
メモリから読み出すデータの正当性をチエツクす
るのに好適なバツフアメモリに関する。
近年、技術の進歩に伴い、電子計算機自体のみ
ならず電子計算機システムの周辺機器において
も、大容量の半導体メモリをバツフアメモリとし
て用いる装置が出現している。たとえば、画像処
理装置においては、画像情報を蓄えるためにバツ
フアメモリを使用し、デイスク制御装置において
は、頻繁に使用されるデイスク記憶装置上のデー
タをバツフアメモリに蓄え、上位装置に対してバ
ツフアメモリからデータを読出して転送すること
によりスループツトの向上を図つている。これら
のバツフアメモリには通常数十〜数千バイトの連
続したデータが記憶される。
ならず電子計算機システムの周辺機器において
も、大容量の半導体メモリをバツフアメモリとし
て用いる装置が出現している。たとえば、画像処
理装置においては、画像情報を蓄えるためにバツ
フアメモリを使用し、デイスク制御装置において
は、頻繁に使用されるデイスク記憶装置上のデー
タをバツフアメモリに蓄え、上位装置に対してバ
ツフアメモリからデータを読出して転送すること
によりスループツトの向上を図つている。これら
のバツフアメモリには通常数十〜数千バイトの連
続したデータが記憶される。
従来、半導体メモリの信頼性向上のためには、
ハミングコードを利用したECC（Error
Correcting.Code）が用いられているが、上記一
連のデータを蓄えるバツフアメモリに関しては、
ワード方向のECCだけではバイト抜け等のエラ
ーを検出することができず、長手方向のチエツク
（たとえば、サムチエツク等）も必要とされてき
た（Longitudinal Redundancy Check、略して
LRCと記す）。
ハミングコードを利用したECC（Error
Correcting.Code）が用いられているが、上記一
連のデータを蓄えるバツフアメモリに関しては、
ワード方向のECCだけではバイト抜け等のエラ
ーを検出することができず、長手方向のチエツク
（たとえば、サムチエツク等）も必要とされてき
た（Longitudinal Redundancy Check、略して
LRCと記す）。
第１図に従来のバツフアメモリのチエツク回路
を示す。
を示す。
バツフアメモリ１はデータ部１ａおよびECC
部１ｂから構成され、制御部２はバツフアメモリ
１のアドレス指示、書込み／読出しの指示等を行
う。LRC３はLRCバイトを生成するための回路
である。たとえば、第２図に示すような各ビツト
毎の加算回路で構成され、排他的論理和回路
（EXOR）２０−D0，２０−D1，……２０−Dpの
出力をフリツプフロツプ２１−D0，２１−D1，
……２１−Dpに記憶する。第２図中、D0，D1，
……Dpはデータ７の各ビツトに対応している。
ECC４は、たとえば単一エラー修正、二重エラ
ー検出の機能を持つ、ハミングコードを利用した
チエツクコード生成回路である。バツフアメモリ
１中のデータ部１ａの１ワードが４バイトで構成
されているとき、一般的にはECC部１ｂは７ビ
ツトで構成される。ECC４の出力９はバツフア
メモリ１のECC部１ｂに入力される。今、バツ
フアメモリ１にデータ７を書込む場合を考えてみ
る。書込みデータ７がバツフアメモリ１のデータ
部１ａに書込まれるときは、ECC４の出力９も
バツフアメモリ１のECC部１ａに書込まれる。
この書込み時にLRC３により生成されたLRCバ
イトは、一連の書込みデータ７の書込みが終了す
ると、このデータの後に続いて信号８として書込
まれる。
部１ｂから構成され、制御部２はバツフアメモリ
１のアドレス指示、書込み／読出しの指示等を行
う。LRC３はLRCバイトを生成するための回路
である。たとえば、第２図に示すような各ビツト
毎の加算回路で構成され、排他的論理和回路
（EXOR）２０−D0，２０−D1，……２０−Dpの
出力をフリツプフロツプ２１−D0，２１−D1，
……２１−Dpに記憶する。第２図中、D0，D1，
……Dpはデータ７の各ビツトに対応している。
ECC４は、たとえば単一エラー修正、二重エラ
ー検出の機能を持つ、ハミングコードを利用した
チエツクコード生成回路である。バツフアメモリ
１中のデータ部１ａの１ワードが４バイトで構成
されているとき、一般的にはECC部１ｂは７ビ
ツトで構成される。ECC４の出力９はバツフア
メモリ１のECC部１ｂに入力される。今、バツ
フアメモリ１にデータ７を書込む場合を考えてみ
る。書込みデータ７がバツフアメモリ１のデータ
部１ａに書込まれるときは、ECC４の出力９も
バツフアメモリ１のECC部１ａに書込まれる。
この書込み時にLRC３により生成されたLRCバ
イトは、一連の書込みデータ７の書込みが終了す
ると、このデータの後に続いて信号８として書込
まれる。
次に第２図に示したLRC回路について説明す
る。排他的論理和回路（EXOR）２０−D0，２
０−D1，……２０−Dpおよびフリツプフロツプ
２１−D0，２１−D1，……２１−Dpはデータ７
の各ビツトD0，D1，……Dpに対応して設けられ
ている。ここで、第３図に示したような８ビツト
構成のデータをバツフアメモリ１に７バイト書込
む場合を考えてみる。各情報の先頭ビツトD0
（１、１、０、０、１、０、０）はEXOR（２０
−D0）およびフリツプフロツプ（２１−D0）に
より加算され、その結果は“１”であるので、
LRCバイトの先頭ビツトは“１”となる。次位
ビツトD1の情報（０、０、１、０、１、０、０）
はEXOR（２０−D1）およびフリツプフロツプ２
１−D1により加算され、その結果は“０”であ
るので、LRCバイトの次位ビツトは“０”とな
る。以下、同様に各ビツトごとに加算を行い、そ
の結果をLRCバイトとする。第３図の例では
LRCバイトは（10101110）となる。第３図では
説明を簡単にするために７バイトのデータの例を
用いたが、実際には一連のデータは数千バイトに
なることもあり、その場合も各ビツトごとに加算
を繰り返せばよい。
る。排他的論理和回路（EXOR）２０−D0，２
０−D1，……２０−Dpおよびフリツプフロツプ
２１−D0，２１−D1，……２１−Dpはデータ７
の各ビツトD0，D1，……Dpに対応して設けられ
ている。ここで、第３図に示したような８ビツト
構成のデータをバツフアメモリ１に７バイト書込
む場合を考えてみる。各情報の先頭ビツトD0
（１、１、０、０、１、０、０）はEXOR（２０
−D0）およびフリツプフロツプ（２１−D0）に
より加算され、その結果は“１”であるので、
LRCバイトの先頭ビツトは“１”となる。次位
ビツトD1の情報（０、０、１、０、１、０、０）
はEXOR（２０−D1）およびフリツプフロツプ２
１−D1により加算され、その結果は“０”であ
るので、LRCバイトの次位ビツトは“０”とな
る。以下、同様に各ビツトごとに加算を行い、そ
の結果をLRCバイトとする。第３図の例では
LRCバイトは（10101110）となる。第３図では
説明を簡単にするために７バイトのデータの例を
用いたが、実際には一連のデータは数千バイトに
なることもあり、その場合も各ビツトごとに加算
を繰り返せばよい。
読出し回路のECC５は書込み回路側のECC４
と同じ回路構成を持つた回路であり、読出しデー
タ１０のチエツク及び修正を行う。LRC６は
LRC３と同一の回路で構成されており、ECC５
の出力である修正されたデータ１２のサムチエツ
クを行う。バツフアメモリ１からデータを読み出
す場合は、データ部１ａとECC部１ｂの両方を
同時に読み出し、ECC５においてデータ部１ａ
のチエツク及び修正を行う。一連のデータの後に
LRCバイトが書込まれているので、一連のデー
タを読み出した後、続いて該LRCバイトを読出
し、LRC６へ送りサムチエツクを行う。一方、
LRC６には読出した一連のデータにより読出し
時のLRCバイトが生成されており、読出しデー
タが正しければ読出し時のLRCバイトは書込み
時のLRCバイトと等しくなつているはずなので、
読出したLRCバイトをLRC６へ入れるとLRC６
の各ビツトは金で“０”となるはずである。信号
１４はLRC６の各ビツトが全て“０”となつた
ことを検出した信号であり、制御部２へ送られ
る。
と同じ回路構成を持つた回路であり、読出しデー
タ１０のチエツク及び修正を行う。LRC６は
LRC３と同一の回路で構成されており、ECC５
の出力である修正されたデータ１２のサムチエツ
クを行う。バツフアメモリ１からデータを読み出
す場合は、データ部１ａとECC部１ｂの両方を
同時に読み出し、ECC５においてデータ部１ａ
のチエツク及び修正を行う。一連のデータの後に
LRCバイトが書込まれているので、一連のデー
タを読み出した後、続いて該LRCバイトを読出
し、LRC６へ送りサムチエツクを行う。一方、
LRC６には読出した一連のデータにより読出し
時のLRCバイトが生成されており、読出しデー
タが正しければ読出し時のLRCバイトは書込み
時のLRCバイトと等しくなつているはずなので、
読出したLRCバイトをLRC６へ入れるとLRC６
の各ビツトは金で“０”となるはずである。信号
１４はLRC６の各ビツトが全て“０”となつた
ことを検出した信号であり、制御部２へ送られ
る。
たとえば、ワード抜けあるいは重複読出し等に
より読出しデータに誤りがある場合、ECCでは
検出できない。しかし、LRCにおいては長手方
向のチエツクを行つているため、上記誤りが発生
するとLRC６のビツトに“０”にならない部分
が生じ、その事を信号１４により知ることができ
る。
より読出しデータに誤りがある場合、ECCでは
検出できない。しかし、LRCにおいては長手方
向のチエツクを行つているため、上記誤りが発生
するとLRC６のビツトに“０”にならない部分
が生じ、その事を信号１４により知ることができ
る。
ところが、バツフアメモリ１内の一連のデータ
の中で必要とするデータはその一部である場合が
ある。たとえば、デイスク装置におけるカウント
部の読取りコマンドなどでは、実際にチヤネルへ
転送するのはカウント部の中の一部でしかない。
第４図にデイスク装置におけるカウント部の一例
を示す。この例では、カウント部は、SD（スキツ
プデイスプレイスメント）６バイト、PA（物理ア
ドレス）３バイト、Ｆ（フラグ）１バイト、ID
（＝CCHHR、アクセス位置照合符号）５バイト、
KL（キー長）１バイト、DL（データ長）２バイト
の合計18バイトで構成されているが、カウント部
の読取りコマンドでは、ID（＝CCHHR、アクセ
ス位置照合符号）５バイト、KL（キー長）１バイ
ト、DL（データ長）２バイトの計８バイトしか転
送しない。このような場合には、バツフアメモリ
１からも８バイトしか読出さないため、書込み時
と読出し時とでは、LRCバイト作成の対象とな
るデータが異なつたものとなる。したがつて、こ
のような場合にはLRCチエツクができないとい
う欠点がある。
の中で必要とするデータはその一部である場合が
ある。たとえば、デイスク装置におけるカウント
部の読取りコマンドなどでは、実際にチヤネルへ
転送するのはカウント部の中の一部でしかない。
第４図にデイスク装置におけるカウント部の一例
を示す。この例では、カウント部は、SD（スキツ
プデイスプレイスメント）６バイト、PA（物理ア
ドレス）３バイト、Ｆ（フラグ）１バイト、ID
（＝CCHHR、アクセス位置照合符号）５バイト、
KL（キー長）１バイト、DL（データ長）２バイト
の合計18バイトで構成されているが、カウント部
の読取りコマンドでは、ID（＝CCHHR、アクセ
ス位置照合符号）５バイト、KL（キー長）１バイ
ト、DL（データ長）２バイトの計８バイトしか転
送しない。このような場合には、バツフアメモリ
１からも８バイトしか読出さないため、書込み時
と読出し時とでは、LRCバイト作成の対象とな
るデータが異なつたものとなる。したがつて、こ
のような場合にはLRCチエツクができないとい
う欠点がある。
本発明の目的は上記のような従来技術の欠点を
改善し、バツフアメモリの中の一部のデータしか
必要としない場合でもLRCチエツクを可能とす
るバツフアメモリを提供することにある。
改善し、バツフアメモリの中の一部のデータしか
必要としない場合でもLRCチエツクを可能とす
るバツフアメモリを提供することにある。
上記目的を達成するため、本発明は、バツフア
メモリに対するデータの書込み時と読出し時にそ
れぞれ同様の方法でチエツクコードを発生させ、
該書込み時のチエツクコードと該読出し時のチエ
ツクコードとを比較することにより前記バツフア
メモリから読出したデータの正当性をチエツクす
る手段を有するバツフアメモリにおいて、前記バ
ツフアメモリの中の一連のデータが読出し不要部
分を有するか否かにかかわらず、一旦、前記一連
のデータを前記バツフアメモリから全部読出し、
前記読出し時のチエツクコードを発生させた後、
前記バツフアメモリの中の一連のデータのうち、
読出しに必要な部分のみを外部装置へ出力する手
段を設けたことを特徴とする。
メモリに対するデータの書込み時と読出し時にそ
れぞれ同様の方法でチエツクコードを発生させ、
該書込み時のチエツクコードと該読出し時のチエ
ツクコードとを比較することにより前記バツフア
メモリから読出したデータの正当性をチエツクす
る手段を有するバツフアメモリにおいて、前記バ
ツフアメモリの中の一連のデータが読出し不要部
分を有するか否かにかかわらず、一旦、前記一連
のデータを前記バツフアメモリから全部読出し、
前記読出し時のチエツクコードを発生させた後、
前記バツフアメモリの中の一連のデータのうち、
読出しに必要な部分のみを外部装置へ出力する手
段を設けたことを特徴とする。
以下、本発明の一実施例を第５図による説明す
る。
る。
第５図は本発明の一実施例によるバツフアメモ
リのブロツク図である。
リのブロツク図である。
第１図に示した従来例と異る部位について説明
すると、１６はダウンカウンタであり、１７はゲ
ート回路である。ダウンカウンタ１６の初期値は
信号線１９を経由して制御部２によつてセツトさ
れ、その後バツフアメモリ１からデータが１バイ
ト読出されるごとにカウントダウンされる。ゲー
ト回路１７はECC５の出力である修正されたデ
ータ１２をゲートする回路であり、ダウンカウン
タ１６が初期値をカウントしている間はデータ１
２がゲート回路１７の外部に出ることはない。ダ
ウンカウンタ１６の出力信号２０は、ダウンカウ
ンタ１６がカウントダウンしている間は“０”で
あり、カウントし終つた時点で“１”となる。
すると、１６はダウンカウンタであり、１７はゲ
ート回路である。ダウンカウンタ１６の初期値は
信号線１９を経由して制御部２によつてセツトさ
れ、その後バツフアメモリ１からデータが１バイ
ト読出されるごとにカウントダウンされる。ゲー
ト回路１７はECC５の出力である修正されたデ
ータ１２をゲートする回路であり、ダウンカウン
タ１６が初期値をカウントしている間はデータ１
２がゲート回路１７の外部に出ることはない。ダ
ウンカウンタ１６の出力信号２０は、ダウンカウ
ンタ１６がカウントダウンしている間は“０”で
あり、カウントし終つた時点で“１”となる。
次に第５図の動作について説明する。
書込み指示が信号線１５を介して制御部２から
バツフアメモリ１に伝達されると、データ７はデ
ータ部１ａに書込まれる。これと同時に、ECC
４で生成されたECCもECC部１ｂに書込まれる。
一方、データ７にもとづいてLRC３で生成され
たLRCバイトは、一連の書込みデータ７の書込
みが終了すると、該一連のデータ７の後に続いて
書込まれる。
バツフアメモリ１に伝達されると、データ７はデ
ータ部１ａに書込まれる。これと同時に、ECC
４で生成されたECCもECC部１ｂに書込まれる。
一方、データ７にもとづいてLRC３で生成され
たLRCバイトは、一連の書込みデータ７の書込
みが終了すると、該一連のデータ７の後に続いて
書込まれる。
次に読出し時は、制御部２が信号線１５を介し
てバツフアメモリ１に読出し指示をすると同時
に、信号線１９を介してダウンカウンタ１６に初
期値を設定する。バツフアメモリ１内の一連のデ
ータに読出し不要な部分がなく、一連のデータ全
部を読出す場合の初期値は“０”であり、ただち
に、ダウンカウンタ１６の出力信号２０は“１”
となるので、ゲート回路１７の出力１８は前記一
連のデータの先頭から読出されたデータとなる。
てバツフアメモリ１に読出し指示をすると同時
に、信号線１９を介してダウンカウンタ１６に初
期値を設定する。バツフアメモリ１内の一連のデ
ータに読出し不要な部分がなく、一連のデータ全
部を読出す場合の初期値は“０”であり、ただち
に、ダウンカウンタ１６の出力信号２０は“１”
となるので、ゲート回路１７の出力１８は前記一
連のデータの先頭から読出されたデータとなる。
第４図で示したカウント部の読取りコマンドの
場合には、読出し不要部分は10バイトであるの
で、ダウンカウンタ１６には初期値１０がセツト
される。
場合には、読出し不要部分は10バイトであるの
で、ダウンカウンタ１６には初期値１０がセツト
される。
バツフアメモリ１からは読出し不要部分の有無
にかかわらず常に一連のデータの全部が読出さ
れ、第４図のカウント部の読出しにおいても、読
出し不要部分SD（スキツプデイスプレイスメン
ト）６バイト、PA（物理アドレス）３バイト、Ｆ
（フラグ）１バイトも読出される。
にかかわらず常に一連のデータの全部が読出さ
れ、第４図のカウント部の読出しにおいても、読
出し不要部分SD（スキツプデイスプレイスメン
ト）６バイト、PA（物理アドレス）３バイト、Ｆ
（フラグ）１バイトも読出される。
ECC５には、LRC３で生成されたLRCバイト
を付加したカウント部の全データがデータ部１ａ
から信号１０として入力され、同時にECC４で
生成されたECCがECC部１ｂから信号１１とし
て入力される。ECC５は、ECC部１ｂから送ら
れてきたECCと自己の生成したECCとを比較し、
エラー修正及びエラー検出を行う。その結果は信
号１３として制御部２に送られる。
を付加したカウント部の全データがデータ部１ａ
から信号１０として入力され、同時にECC４で
生成されたECCがECC部１ｂから信号１１とし
て入力される。ECC５は、ECC部１ｂから送ら
れてきたECCと自己の生成したECCとを比較し、
エラー修正及びエラー検出を行う。その結果は信
号１３として制御部２に送られる。
前述のように、不要データも含めて総てのデー
タが読出されるので、LRCバイト作成の対象と
なるデータは、書込み時と読出し時とで同一のも
のとなる。したがつて、LRCで生成した読出し
時のLRCバイトと書込み時のLRCバイトとは、
読出しが正常であれば一致するはずである。よつ
て、カウント部をすべてバツフアメモリ１から読
出した後、書込み時のLRCバイトをLRC６に送
り、LRC６が各々ビツトとも“０”になること
により、データ抜けや二重読出しがなく、正常に
バツフアメモリ１からデータを読出したことを判
定することができる。この判定結果は信号１４と
して制御部２に通知される。
タが読出されるので、LRCバイト作成の対象と
なるデータは、書込み時と読出し時とで同一のも
のとなる。したがつて、LRCで生成した読出し
時のLRCバイトと書込み時のLRCバイトとは、
読出しが正常であれば一致するはずである。よつ
て、カウント部をすべてバツフアメモリ１から読
出した後、書込み時のLRCバイトをLRC６に送
り、LRC６が各々ビツトとも“０”になること
により、データ抜けや二重読出しがなく、正常に
バツフアメモリ１からデータを読出したことを判
定することができる。この判定結果は信号１４と
して制御部２に通知される。
一方、カウント部の先頭10バイトをバツフアメ
モリ１から読出す間はダウンカウンタ１６の出力
信号２０は“０”であり、修正後のデータ１２は
ゲート回路１７によつて外部への経路１８へは出
力されない。カウント部の先頭10バイトをバツフ
アメモリ１から読出した後は、ダウンカウンタ１
６は“０”となり、信号２０は“１”となつて、
ゲート回路１７が開くことにより、修正後のデー
タ１２（外部装置へ転送するカウント部の後半の
８バイト）は外部の経路１８へ出力される。この
ようにして、従来と同様に、一連のデータのうち
必要な部分のみがバツフアメモリ１から外部へ出
力される。すなわち、不要なデータは空読みされ
たことになる。
モリ１から読出す間はダウンカウンタ１６の出力
信号２０は“０”であり、修正後のデータ１２は
ゲート回路１７によつて外部への経路１８へは出
力されない。カウント部の先頭10バイトをバツフ
アメモリ１から読出した後は、ダウンカウンタ１
６は“０”となり、信号２０は“１”となつて、
ゲート回路１７が開くことにより、修正後のデー
タ１２（外部装置へ転送するカウント部の後半の
８バイト）は外部の経路１８へ出力される。この
ようにして、従来と同様に、一連のデータのうち
必要な部分のみがバツフアメモリ１から外部へ出
力される。すなわち、不要なデータは空読みされ
たことになる。
なお、本実施例では、読出し不要データをカウ
ントする手段としてダウンカウンタを用いたがア
ツプカウンタでもよいことは勿論である。
ントする手段としてダウンカウンタを用いたがア
ツプカウンタでもよいことは勿論である。
以上説明したように、本発明によれば、不要な
データを空読みすることにより、バツフアメモリ
の中の一部のデータしか必要としない場合でも
LRCチエツクを行うことができ、バツフアメモ
リの信頼性を向上させることができる。
データを空読みすることにより、バツフアメモリ
の中の一部のデータしか必要としない場合でも
LRCチエツクを行うことができ、バツフアメモ
リの信頼性を向上させることができる。
第１図は従来のバツフアメモリのブロツク図、
第２図はLRC回路の構成図、第３図はLRCバイ
トの生成要領を説明するための図、第４図は読出
し不要部分を有するデータの一例を示す図、第５
図は本発明の一実施例を示す図である。 １：バツフアメモリ、２：制御部、３，６，：
LRC回路、４，５：ECC回路、１６：ダウンカ
ウンタ、１７：ゲート回路。
第２図はLRC回路の構成図、第３図はLRCバイ
トの生成要領を説明するための図、第４図は読出
し不要部分を有するデータの一例を示す図、第５
図は本発明の一実施例を示す図である。 １：バツフアメモリ、２：制御部、３，６，：
LRC回路、４，５：ECC回路、１６：ダウンカ
ウンタ、１７：ゲート回路。
Claims (1)
- １ バツフアメモリに対するデータの書込み時と
読出し時にそれぞれ同様の方法でチエツクコード
を生成し、該書込み時のチエツクコードと該読出
し時のチエツクコードとを比較することにより前
記バツフアメモリから読出したデータの正当性を
チエツクする手段を有するバツフアメモリにおい
て、前記バツフアメモリの中の一連のデータが読
出し不要部分を有すると否とにかかわらず、一旦
前記一連のデータを前記バツフアメモリから全部
読出し、読出した当該一連のデータにより前記読
出し時のチエツクコードを生成した後、前記バツ
フアメモリの中の一連のデータのうち、読出しに
必要な部分のみを外部装置へ出力する手段を設け
たことを特徴とするバツフアメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076111A JPS59202564A (ja) | 1983-05-02 | 1983-05-02 | バツフアメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076111A JPS59202564A (ja) | 1983-05-02 | 1983-05-02 | バツフアメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202564A JPS59202564A (ja) | 1984-11-16 |
| JPH024003B2 true JPH024003B2 (ja) | 1990-01-25 |
Family
ID=13595778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076111A Granted JPS59202564A (ja) | 1983-05-02 | 1983-05-02 | バツフアメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202564A (ja) |
-
1983
- 1983-05-02 JP JP58076111A patent/JPS59202564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59202564A (ja) | 1984-11-16 |
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