JPS6031664A - キヤツシユ先行アクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はキャッシュを有するシステムにおける先行アク
セス方式に関し、特に高速のシーケンシャルアクセスを
必要とする主記憶内バッファを提供する場合、上記主記
憶内バッファの写しを収容するキャッシュを有するシス
テムにおいて、キャツシュヒツトミスによるアクセス待
ち時間発生を防止するとともに、前記キャッシュの管理
中位であるブロックのキャッシュ内固定化個数を少なく
し、キャッシュエリアの有効利用を可能とするキャッシ
ュ先行アクセス方式に関するものである。

〔従来技術〕

従来のキャッシュを有するシステムにおいては、必要と
する主記憶内のバッファエリア全部、または、その大部
分をキャッシュ内に予め固定していた。しかしながら、
同様のバッファエリアをキャッシュ内に同時に多数用意
することは、キャッシュ内の固定エリアを著しく増大さ
せるとともに、バッファとして使用していないマツピン
グ可能エリアにおけるキャツシュヒツトミスを増加させ
ることになり、システムの大幅な性能低下を招くという
重大な問題があった。

［発明の目的〕 本発明は上記事情に鑑みてなされたものＴ、その目的と
するところは、従来のキャッシュを有するシステムにお
ける上述の如き問題を解消し、シーケンシャルアクセス
に対するキャツシュヒツトミスによる待時間を無くする
とともに、キャッシュエリアの有効利用を可能とし、多
数のノベツファ設定時においてもシステム性能の大幅低
下を生じさせないようにしたキャッシュ先行アクセス方
式を提供することにある。

〔発明の概要〕

本発明の要点は、キャッシュを有するシステムにおいて
、実際のバッファエリアのシーケンシャルアクセスに先
行して、キャッシュの管理単位であるブロックごとに、
バッファエリアに対するダミーのアクセスを発生させ、
主記憶からの当該ブロックの転送ｉ％了後、直ちに当該
ブロックをキャッシュ内に固定化するとともに、実際の
バッファのシーケンシャルアクセスが当該ブロック全域
を通過した後は、直ちに上記ブロックの固定化を解除す
るようにして、上記キャッシュ内に固定化されるブロッ
クを、現在アクセス中のアドレスと上記先行するダミー
のアクセスのアドレスとにより規定される領域のものに
限定した点にある。

〔発明の実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例における動作の概要を示すも
のであり、】は後述するディレクトリ内にキャッシュの
各ブロック対応に設けられたブロックのキャッシュ内固
定化（リプレース禁止）を指示する固定フラグ、２はキ
ャッシュ、３は主記憶、３０は主記憶内バッファを示し
ている。

第１図においては、シーケンシャルアクセスは主記憶内
バッファ３０のＡブロックの写し、すなわち、キャッシ
ュ２内のＣブロックを既にアクセスし、Ｂブロックの写
し、すなわちｂブロックを現在アクセス中である。この
とき、Ｃブロックにっいては、先行アクセスに基づく主
記憶３からキャッシュ２へのブロック転送により、その
写しが既にＣニブロックとしてキャッシュ２内に収容さ
れている。この状態においては、固定フラグは、Ｃブロ
ックについてはシーケンシャルアクセスが既にブロック
の全域を通過したためパ０′″となり、既に固定化を解
除されリプレースの対象となり得ることを示している。

これに対し、ｂブロックは現在シーケンシャルアクセス
がアクセス中であり、Ｃブロックについてはシーケンシ
ャルアクセスを待つ状態になっているため、双方の固定
フラグはいずれも”　＋　”であり、キャッシュ内固定
化を指示された状態となっていることを示している。

第２図は第１図に示した如き動作を実行させるための実
施例のブロック図であり、第３図は第２図に示した先行
アクセス発生部５の構成例を示すものである。また、第
４図は全体の処理手順の流れを示す図、第５図は詳細な
動作例を示す図である。

第２図において、１は第１図に示した固定フラグがセッ
トされる固定フラグ表示部、２は−１−記キャッシュ、
３は主記憶、４はギヤッシコリ°イクル割付（優先順位
決定）部、５は先行アクセス発生部、６はブイレフ１〜
り更新論理部、７はブロック転送制御部、８はディレク
トリを示している。

キャッシュサイクル割付部４は後述する如き処理により
、キャッシュサイクルを各種アクセスサイクルに割付け
、割付けに対応したキャッシュサイクル用途フラグ（Ｃ
Ｕフラグ）をセットする。該ＣｔＪフラグには、シーケ
ンシャルアクセス（Ｓ　Ｑ）表示ビット、ブロック転送
（ＢＴ）表示ピノ１〜、先行アクセス（ＰＦ）表示ピッ
ｌ〜、プログラムアクセス（Ｐ　Ｒ）表示ビット、空サ
イクル（ＶＣ）表示ピッ１へを挙げであるが、こわに限
られることはない。

第３図は先行アクセス発生部５の詳細な構成例を示すも
ので、５１はシーケンシャルアクセスと比較した先行ア
クセスの先行（アドレス）値を保持するレジスタを示し
ている。」二記先行値はシステムにより自由に設定する
ことが可能であり、また、これをスイッチ等を用いて可
変とすることも、プロヅラ１１的に変ｆヒさせることも
可能である。５２は加算器、５３は前記キャッシュ内の
ブロックの境界を示す境界（アドレス）値を保持するレ
ジスタ、５４１まンーケンシャルアクセスアドレスに」
二貫己レジスタ５１に保１寺されている先行値を加算し
た値と、上記レジスタ５３に保持されている境界値とを
比較する比較器、５５はシーケンシャルアクセスアドレ
スとに記しジスタ５３に保持されている境界値とを比較
する比較器、また、　５６．５７はアントゲ−１〜、５
８は先行アクセスのアドレスと読出し指定信号とを保持
するレジスタである。

上述の如く構成された本実施例の詳細な動作を以下、第
２図、第３図および第４図を用いて説明する５、なお、
第１図において、ステップ４０〜４９のアクセス種別ご
とのμｓ先順位に基づく選択とキャッシュサイクル用途
フラグのセットは、キャッシュ１す・（’）ル割（＝Ｆ
部４て実１テされるものであり、ステップ６０〜６９オ
よび６９Ａのキャッシュサイクル用途フラグ等の判定と
固定フラグ１等のセット、リセソ１−１更にはブイレフ
１〜す８の更新はディレクトリ更新論理部６で実行され
るものである。ステップ７０．７］のブロック転送に伴
う処理はブロック転送制御部７で実行されるものであり
、ステップ８０−８３のブイレフ１〜り部アクセス、Ｈ
Ｎ、／Ｍｉｓｓの判定、キャッシュアクセスおよび置換
ブロック選択の各処理はディレクトリ８で実行さ′Ｊ′
Ｉ５るものである。

キャッシュ２に対するシーケンシャルアクセスおよび一
般のプログラムアクセスは、キャッシュサイクル割付部
４に入力され、後述するブロック転送アクセスおよび先
行アクセスとともに優先順位が判定され、優先順位の高
いものからキャッシュサイクルを割付けられる。

キャッシュサイクル割付部４により１つ選択された最優
先のアクセスは、シーケンシャルアクセスの場合を除き
、ブイレフ１−リ８またはブロック転送制御部７に入力
され、通常のキャッシュシステムにおけると同様の動作
を行う。

シーケンシャルアクセスは、通常、前記キャッシュサイ
クル割付部４により優先順位をダ・えられて（第４図ス
テップ４１参照）前記先行アクセス発生部５に入力され
、ここで上記シーケンシャルアクセスのアドレスが前記
レジスタ５３に保持されている境界値と比較さ九る。上
記シーケンシャルアクセスのアドレスは、第５図に示す
如く、シっの部分に分けられており、最初の１１ビツト
は上記アドレスが何番口のブロックに該当するかを、ま
た、後側のｍピッ１−は当該ブロック内でのアドレスを
示すものとなっている。上記シーケンシャルアクセスの
アドレスと境界値との比較は、前記先行アクセス発生部
５の比較器５５において行わ九るもので、その内容は上
記ＩＴＩビットのアドレス同志の比較を行うことにある
。

に記比較を行った結果、両者が一致した場合には、」１
記シーケンシャルアクセスのディレクトリ８への入力と
並行して、ブロック内最終７１−レス信号を前記ディレ
クトリ更新論理部６に送出する。

また、」１記シーケンシャルアクセスのアドレスが前記
レジスタ５１に保持されている先行値との加算器５２に
おける加算後に、前記レジスタ５３に保持されている境
界値と一致した場合（比較器５４）には、上記シーケン
シャルアクセスのアドレスのディレクトリ８への入力と
並行して、先行（ダミー）アクセスオーダ（Ｒｅａｄ固
定）と先行アクセスアドレス（上記シーケンシャルアク
セスのアドレスに１−２先行値を加算した値）とが、ア
ンドゲートＪ　６　＋　５７を通してレジスタ５８にセ
ットされ、次のキャッシュサイクルにおいて、キャッシ
ュサイクル割付部における他種アクセスとの間での優先
判定によりキャッシュサイクルの争奪が行われる。上記
各種の一致が得られない場合には、該シーケンシャルア
クセスのディレクトリ８への入力のみが実行さ九る。

先行アクセスはキャッシュサイクル割付部４に吟ける優
先順位判定後、キャッシュサイクルを割付けられた場合
には、ブイレフ１−リ８に入力される。通常は、所望の
アドレスがブイレフ１−リ８内に存在しないため、Ｍｉ
ｓｓ信号がディレクトリ更新論理部６およびブロック転
送制御部７に送出され、以後は公知のブロック転送の動
作に移る。−方、ブイレフ１−リ８に所望のアドレスが
存在した場合には、キャッシュ２の当該アドレスをアク
セスして、ダミーのＲｅａｄを行い前記固定フラグ１を
セラ１〜後、現キャッシュサイクルを終了する。

第７１図に示す如く、キャッシュサイクル用途フラクセ
ノ１−＠は、ブロック転送および空サイクルの場合を除
いてディレクトリ部アクセス（８０）により当該アクセ
スのＨｉ　Ｉ；判定（８］）が行われる。Ｈｉｔ時には
ギャノンユアクセス（８２）が行われ、所望のデータの
Ｒｅａｄ／　Ｗ　ｒｊＬｅが実施される。その後、キＡ
・ソシュリ“イクル用途フラグのＰＦビットの判定（６
０）により、先行アクセスであれば当該ブロックの固定
フラグ１のセノ１〜（６１）が行われる。更に、ＳＱビ
ットの判定（６２）により、シーケンシャルアクセスて
あ扛ば、先行アクセス発生部５からのブロック内最終ア
ｌ’レス信８の有無によりブロック内最終ア１；　Ｌノ
ス判定（６３）を行い、最終アドレスであれば固定フラ
グリセツ１〜（６４）を実行する。ＳＱピッＩ〜判定（
６２）によりシーケンシャルアクセスでないとｒＪＪ定
さ４℃だ場合もしくは、ブロック内最終アドレス判定（
６３）により最終アドレスでないと判定された場合は、
上記処理を実行せず直ちにディレクトリ部を更新（６９
Ａ　）するのみで当該キャッシュサイクルを終了する。

Ｈｉｔ判定（８１）によりＭ　ｊ、ｓ　ｓとなった場合
には、新たに必要とされるブロック収容のため、キャッ
シュ２内から主記憶３へ追出されるか、キャッシュ２内
において新たなブロックにより上書きされるブロックを
、例えばＬＲＵ方式等の置換アルゴリズムにより選定（
８３）する。その後、ＰＦビット判定（６５）により、
先行アクセスであれは、先行アクセスによるブロック転
送が起動されたことを示すＢＰＦフラグをセント（６６
）　Ｌ、当該ブロックのプロ、ツク転送（１キヤツシユ
（ｊイタル分）（７０）を実施する。その後、必要とさ
れる全部のブロック転送の終了判定（７１）を行い、未
了であればそのまま当該キャッシュサイクルを終了する
。全ブロックの転送終了であれば、先行アクセスによる
ブロック転送表示フラグＢＰ”Ｆの判定（６７）を行い
、先行アクセスによるブロック転送であれば前記固定フ
ラグ１のセソ１−（６１’ｌ）および１３ＰＦフラグリ
セツト（６つ）を行った後にディレクトリ部更新（６Ｑ
Ａ）を実行する５、先行アクセスによるブロック転送で
なければ直接に、ブイレフ１〜り部更新（６９Ａ）を実
行後、次のキャッシュサイクルに移行する。

第６図は本実施例における詳細な動作例を示すものであ
る。まず、キャッシュサイクル＃１において１よ、プロ
グラムアクセス（Ｐ　Ｒ）が処理されていたが、キャッ
シュサイクル＃２になりシーケンシャルアクセス（ＳＱ
）が優先的に処理された状況を示している１、更に、上
記シーケンシャルアクセス（ＳＱ）により、前記先行ア
クセス発生部５から左行アクセス（ＰＦ）が発生し、こ
れがキャッシュサイクル＃３を使用している。

なｔン、１−記先行アクセス（ＰＦ）がキャッシュピノ
１−ミスを発生したことに伴う置換ブロック追出しのた
めのブロック転送アクセス（ｒ３　Ｔ）のため、キャッ
シュサイクル＃’１．３５．＃６，１８の４つのゆイク
ルを、更に、新ブロックの主記憶３かへのブロック転送
アクセス（Ｂ　Ｔ）のため、主記憶３アクセスの時間を
経過した後のキャッシュサイクル３１５．　＃１６．　
＃］８．　＃ＩＯの各サイクルを使用している状況を示
している。

キャッシュサイクル３７．１７の各サイクルは、ブロッ
ク転送アクセス（Ｂ　Ｔ）より優先度の高いシーケンシ
ャルアクセス（Ｓ　Ｑ’）が使用している。これらの状
況が発生したため、キャッシュサイクル３２、＃３で実
行予定であったプログラムアクセス（ＰＲ，）はキャッ
シュサイクル＃９．ｔｔ１０まで遅延させられている。

ｅヤツシュサイク／Ｌｚ＃１１．＃］３，７Ｎ４の各す
ｒクルは、たまたま、全熱アクセス要求が存在しなかっ
たため、空サイクル（ＶＣ）となっている。

キャッシュサイクル：＃］５．　ｔｔＪ６．　ｔｔ１８
．　＃１９の各サイクルで主記憶３からキャッシュ２に
ブロック転送されたブロックについては、キヤ・ンシュ
サイクル＃Ｉ９の終りで固定フラグ１がセソ１へされ、
キャッシュサイクルＬ２２．　ｔｔ２７．　＃３２．　
＃３７の各サイクルでシーケンシャルアクセス（Ｓ　Ｑ
）により全領域をアクセスされ、キャッシュサイクル＃
３７の終りで固定フラグ１がリセツ１へされる。

こ才１らにｉＷｉ行してキャッシュサイクル＃１８から
９サイクル分のプログラムアクセス（Ｐ　Ｒ）がキャッ
シュの使用を要求したが、ブロック転送（ＢＴ）。

シーケンシャルアクセス（Ｓ　Ｑ）により、キャッシュ
サイクル＃２０から３２２．　＃２７を除＜＃３０まで
のキャッシュサイクルが実際には１割当てられている。

また、キＡ・ノシュサイクル＃３１は空サイクル（＼７
Ｃ）、＃；３３〜３Ｇはプログラムアクセス（Ｐ　Ｒ）
が割当てられている。

上記実施例においては、アクセスすべき主記憶内バッフ
ァエリアの先頭のブロックのみが、キャッシュ内に固定
されていることを前提としているため、シーケンシャル
アクセス発生元からの事前のダミーアンセスを必要とす
るが、キャッシュサイクル割イ１部４により、一連のシ
ーケンシャルアクレス９１９１時に初回にダミーアクセ
スを発生・挿入させる方式等の変形も有効であり、いず
れも、通常のバー１くウェア技術を用いて本実施例から
容易に導出することができるものである。

また、本実施例においては、シーケンシャルアクセスは
アドレスの昇順あるいは降順のいずれか一方のみで行わ
れることを前提としているが１両者が混在する場合には
、先行アクセス発生部５を昇順用、降順用と区別して２
個設置し、アクセス発生元からの識別信号によりキャッ
シュサイクル割付部４において選択して割イ」けること
により対応可能とする等、種々の形態が考えられ、いず
れも、通常のバー１くウェア技術を用いて本実施例から
容易に導出可能である。

更に、上記実施例においては、第２図における先行アク
セス発生部５の詳細のみを示し他の構成要素については
具体的構成を示さなかったが、キャッシュサイクル割イ
」部４については一般的な優先順位判定回路とレジスタ
群により、また、固定フラグ１．キャッシュ２．主記憶
３．ブイレフ１ヘリ更新論理部６．ブロック転送制御部
７およびブイレフ１〜す８は、一般的キャッシュシステ
ムと同様のハードウェアにより、それぞれ容易に実現可
能である。

〔発明の効果〕

以上述べた如く、本発明によれば、キャッシュを有する
システムにおいて、実際のバッファエリアのシーケンシ
ャルアクセスに先行して、キャッシュの管理単位である
ブロックごとに、バッファエリアに対するダミーのアク
セスを発生させ、主記憶か己の当該ブロックの転送終了
後、直ちに当該ブロックをキャッシュ内に固定化すると
ともに、実際のバッファのシーケンシャルアクセスが当
該ブロック全域を通過した後は、直ちに上記ブロックの
固定化を解除するようにして、上記キャッシュ内に固定
化されるブロックを、現在アクセス中の７トレスと上記
先行するダミーのアクセスの７１ヘレスとにより規定さ
れる領域のものに限定したので、シーケンシャルアクセ
スに対するキャッシュヒラ１−ミスによる待時間をなく
すとともに、キャッシュエリアの有効利用を可能とし、
多数のバッファ設定時においても、システム性能の低下
を防止できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例における動作の概要を示す図
、第２図は実施例のブロック構成図、第３図は先行アク
セス発生部の詳細を示す図、第４図は全体の処理手順を
示す図、第５図はシーケンシャルアドレスの詳細を示す
図、第６図は詳細な動作例を示す図である。 １：固定フラグ、２：キャッシュ、３：主記憶、４：キ
ャッシュサイクル割付部、５：先行アクセス発生部、６
：ブイレフ１へり更新論理部、７：ブロック転送制御部
、８：デイＩツクｌ−１，１。

Claims (1)

【特許請求の範囲】
1. （１）キャッシュを有するシステムにおいて、前記キャ
   ッシュの管理単位であるブロックごとに当該ブロックが
   主記憶から転送された直後にこれを前記キャッシュ内に
   固定化する手段と、該固定化手段によりキャッシュ内に
   固定化されたブロックがアクセスされた後、直ちに前記
   固定化を解除する手段と、複数のブロックにより構成さ
   れる前記主記憶」二の連続したエリアを順次アクセスす
   るに際して、現在アクセス中のブロックより一定アクセ
   ス回数後にアクセスされるべきブロックを先行してアク
   セスする手段とを有し、前記キャッシュ内に固定化され
   るブロックを、現在アクセス中のアドレスと先行アクセ
   スのアドレスとにより規定される領域のものに限定する
   ことを特徴とするキャッシュ先行アクセス方式。