JPH02302851A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はマイクロプロセッサ（以下ＣＰＵという）を
用いたシステムのキャッシュメモリ装置に関するもので
ある。

［従来の技術］ 第２図は従来のキャッシュメモリの概念の一例を示す図
であり、２０１はＴＡＧメモリ、２０２はＤａｔａメモ
リ、２０３は比較器、２０４は双方向性のバスドライバ
、２０５はＯＲゲートである。

第２図は一般に直接マツピング方式と呼ばれるキャッシ
ュメモリの概念を示しており、同図においては、ＣＰＵ
のアドレスを３２ビツト、データを３２ビツト　（−４
バイト）とし、キャッシュメモリの容量を６４にバイト
としている。ＣＰＵのアドレス（Ａ３１−Ａｏ）はＴＡ
Ｇアドレス（Ａ３１−Ａ１６）とＳＥＴアドレス（ＡＩ
５〜Ａ　２　）とデータの４バイトのどの位置かを示す
ためのＡ　　−Ａｏに分割■ される。またＴＡＧメモリ２０１はアドレス部とＶａｌ
ｉｄ　　（有効の意）ビット部とを内蔵する。ＣＰＵの
リード動作のときに、ＣＰＵからのＳＥＴアドレスＡ１
５〜Ａ２はＴＡＧメモリ２０１およびＤａｔａメモリ２
０２にアドレスとして供給される。ＴＡＧメモリ２０１
のアドレス部にはＣＰＵからのＳＥＴアドレスに対する
ＴＡＧアドレスの値が書込まれており、そのｖａｌｉｄ
ビット部には、書込まれているＴＡＧアドレスの値が有
効である場合は“１″がセットされ、無効の場合は“０
″がセットされる。一般にキャッシュメモリにメインメ
モリの一部のコピーをもつことを、所要データをエント
リするという。まずＣＰＵからのＳＥＴアドレスにより
、ＴＡＧメモリ２０１のアドレス部の指定アドレスにエ
ントリされたアドレス値とＶａｌｉｄビット部のビット
データが読出され、比較器２０３の入力の一方に供給さ
れる。またＣＰＵからのＴＡＧアドレス部のアドレス値
が比較器２０３の入力の他方に供給される。比較器２０
３は、ＴＡＧメモリ２０１のアドレス部の値と、ＣＰＵ
からのＴＡＧアドレスの値が等しく、且つＶａｌ　ｉｄ
ビット部からのデータが“１“の場合にのみ、出力であ
るＨＩＴ信号１　　を“１”とし、それ以外の場合はＢ
ＩＴ信号を“０”とする。比較器２０３の出力信号はバ
スドライバ２０４及びＯＲゲート２０５へ供給されてい
るので、このＨＩＴ信号が１”の場合には、Ｄａｔａメ
モリ２０２とデータバスの間でデータの送受を制御する
バスドライバ２０４が有効となり、Ｄａｔａメモリ２０
２の指定アドレスから読出されデータがＣＰＵのデータ
バスに出力される。またＨＩＴ信号はＯＲゲート２０５
を通り、ＣＰＵに対するキャッシュメモリの応答信号Ｃ
Ｐ　Ｕ　ＲｅａｄｙとしてＣＰＵに供給される。比較器
２０３の出力信号であるＨ　Ｉ　Ｔ信号が０”の場合は
、バスドライバ２０４は無効となり、Ｄａｔａメモリ２
０２のデータはパスラインに出力されず、またＣＰＵに
対する応答信号も供給されない。そしてこのＨＩＴ信号
が“Ｏ”の場合は、メインメモリからデータを読出すよ
うにして、メインメモリからの応答信号Ｍａｉｎ　Ｍｅ
ｍｏｒｙ　ＲｅａｄｙがＯＲゲート２０５を通ってＣＰ
Ｕに対する応答信号ＣＰ　Ｕ　　Ｒｅａｄｙとなる。

第３図は従来のキャッシュメモリの一構成例を示すブロ
ック図であり、２０１〜２０３．２０５は第２図と同一
のものである。２０Ｂはドライバ、２０７はデータバッ
ファである。

第３図の動作を説明する。まず最初ＴＡＧメモリ２０１
のＶａｌｉｄビットはすべてＯ”であるとする。ＣＰＵ
がメモリのリードを行なう場合、ＴＡＧメモリ２０１の
アドレス部の値に関係なく　、ｖａｌｉｄビットのデー
タ“θ″が比較器２０３の六入力に供給されているため
、比較器２０３の出力である旧Ｔ信号は“０”である。

このためＯＲゲート２０５の出力であるＣ　Ｐ　Ｕ　Ｒ
ｅａｄｙ信号も“０”であり、メインメモリに対してリ
ード要求が発生する。メインメモリからの応答信号メイ
ンメモリＲｅａｄｙが“１″となると、ＴＡＧメモリラ
イト信号（ライト信号は“Ｏ″で有効となる）が“０″
となり、この信号がドライバ２０Ｂの制御端子と、ＴＡ
Ｇメモリ２０１のライトイネーブル端子に供給されるの
で、ＴＡＧメモリ２０１のアドレス部にバッファ２０Ｂ
を介して、ＣＰＵからのＴＡＧアドレスデータが書込ま
れると同時に、■ａｌｉｄビットデータを“１”にセッ
トする。またメインメモリのデータＤ３１〜Ｄｏがデー
タバスに出力されているので、一　　４　− この場合データメモリライト信号を“Ｏ”にすることに
より、この信号がＤａｔａメモリ２０２のライトイネー
ブル端子と、データバッファ２０７の方向制御端子ＤＩ
Ｒに供給されるので、データバッファ２０７を介してＤ
ａｔａメモリ２０２にデータバスのデータを書込む。ま
たＴＡＧメモリ２０１のアドレス部の値がＣＰＵの出力
するＴＡＧアドレスの値と比較器２０３により比較され
、両者が一致しない場合も同様の動作によりメインメモ
リのデータをキャッシュメモリに書込みエントリする。

次にＣＰＵがメモリのリードを行なう場合に、前記書込
動作によりエントリされているデータをリードするとき
、ＴＡＧメモリ２０１のアドレス部の値とＣＰＵのＴＡ
Ｇアドレスの値とか一致し、且つＶａｌ　ｉｄビットが
“１”となっているので、比較器２０３の出力であるＨ
ＩＴ信号が“１″となると同時に、データメモリライト
信号が１″　（即ち読出しモード）なのでＤａｔａメモ
リ２０２のデータがデータバッファ２０７を介してデー
タバスへＤ３１〜Ｄｏとして出力される。またＯＲゲー
ト２０５を介してＣＰＵに対する応答信号ＣＰ　Ｕ　Ｒ
ｅａｄｙが“１“となり、ＣＰＵのリード動作が終了す
る。

上記説明のようにＴＡＧメモリライト信号は、ＣＰＵが
リード動作のとき、ＨＩＴ信号が′０”の場合に、メイ
ンメモリからの応答信号があったときのみ′０”となり
、それ以外のときは“１”である。Ｄａｔａメモリライ
ト信号は、ＨＩＴ信号が“１”でかつＣＰＵがメインメ
モリに対してライト動作を行った場合、またはＨＩＴ信
号が“０″で且つＣＰＵがメインメモリに対してリード
動作を行ない、メインメモリから応答信号があった場合
に“０”となり、それ以外のときは“１“である。

このようにキャッシュメモリは、メインメモリとＣＰＵ
の中間に設けられ、キャッシュメモリ内にメインメモリ
からその一部がエントリされているデータを高速でアク
セスできるようにしたものである。

１　　［発明が解決しようとする課題］しかしながら上
記構成のキャッシュメモリを例えば米国モトローラ社製
Ｍ　Ｃ６８０３０等のマイクロプロセッサに適用した場
合に、ＴＡＧメモリとしてはアクセスタイムの高速（例
えば２０ｎｓ以下）のものを必要とするため価格が高く
なるという問題点があった。

第４図は上記モトローラ社製Ｍ　Ｃ６８０８０のデータ
読出しタイミングチャートである。図において最少サイ
クル（Ｏウェイト）ではクロック信号の２周期であるＴ
　及びＴ２を必要とする。時間ｔ　は第１周期Ｔ１内で
アドレスの値が有効となってから、前号信号が“０”と
なるまでの時間で、ｔ２はアドレスの値が有効となって
からデータが有効となるまでの時間である。時間ｔ２に
比較して時間ｔ１の規定仕様が非常に短いため、キャッ
シュメモリを採用しても、高速のＴＡＧメモリでないと
、ウェイトサイクルが必要となり、ＣＰＵの性能を低下
させてしまうという問題点があった。

この発明はかかる問題点を解決するためになされたもの
で、高速なメモリを使用しなくとも、デ一タ読出しにウ
ェイトサイクルを必要とせず、ＣＰＵの性能を低下させ
ないキャッシュメモリ装置を提供することを目的とする
。

［課題を解決するための手段］ この発明に係るキャッシュメモリ装置は、マイクロプロ
セッサを用いたシステムに設けられたキャッシュメモリ
装置において、前記マイクロプロセッサがプログラムを
アクセスするときに、マイクロプロセッサが現在出力し
ているアドレスの次のアドレスについて、キャッシュメ
モリ内にエントリされているデータがあるかどうかを判
別するエントリ判別回路と、前記マイクロプロセッサが
次のプログラムのアクセスのときに、マイクロプロセッ
サがその時点で出力するアドレスと、前記エントリ判別
回路が１つ前のプログラムで判別を行った際のアドレス
とを比較し、その一致又は不一致を検出するアドレス比
較回路とを備えたものである。

［作用コ この発明においては、ＣＰＵを用いたシステムに設けら
れたキャッシュメモリ装置において、ＣＰＵがプログラ
ムをアクセスするときに、キャッシュ内のＴＡＧメモリ
をチェックしてヒツト又はミスヒツトの判定を行った後
の余裕時間を活用して、エントリ判別回路は現在ＣＰＵ
が出力しているアドレスの次のアドレスについて、キャ
ッシュ内にエントリされたデータが存在するかどうかを
あらかじめ判別しておく。またアドレス比較回路はＣＰ
Ｕが次のプログラムのアクセスのときに、ＣＰＵがその
時点で出力するアドレスと、前記エントリ判別回路が１
つ前のプログラムで判別を行った際のアドレスとを比較
し、その一致又は不一致を検出する。そしてこのアドレ
ス比較回路により一致信号が検出されると直ちにヒツト
と判定し、ウェイトサイクルを要しないで、キャッシュ
メモリにエントリされたデータを読取り出すことができ
る。

［実施例］ 第１図は本発明に係るキャッシュメモリ装置の一実施例
を示す回路図であり、２０１〜２０３．２０Ｇ　。

２０７は上記従来装置と同一のものである。１ｏｏは入
力データに１を加算する＋１加算器、１０１は２つの入
力データの一方を選択出力するセレクタ、１０２は２つ
のデータを比較し、その一致又は不一致を検出する比較
器、１０３は同期回路、１０４は判定制御回路、１０５
はタイミング制御回路、１０６はＯＲゲートである。

第５図は第１図の動作を説明するためのタイミングチャ
ートである。

第５図を参照し、第１図の動作を説明する。第５図の＜
ａ）は時間の基準となるクロック（以下ＣＬＫと記す）
信号であり、第１図の同期回路１０３及びタイミング制
御回路１０５へ供給される。

第５図の動作例においては、Ｃｌ−０４の４つのサイク
ルを示し、各サイクルＴｔ及びＴ２の２つのＣＬＫ周期
か、又はこれにウェイト周期Ｔ　を加えた３つのＣＬＫ
周期が含まれている。第５図の（ｂ）はＣＰＵからのア
ドレス信号へ３１〜Ａ２で１　　あり、第１図の＋１加
算器１００の入力と、セレクタ１０１の八人力と、比較
器１０２のＡ入力にそれぞれ供給される。また上記アド
レス信号の内上位ＩＣビット（Ａ３１〜Ａ１Ｂ）はドラ
イバ２０Ｂの入力に供給され、下位１４ピツＩ”　（Ａ
１５”−Ａ２）はＤａｔａメモリ２０２のアドレス端子
に供給される。またアドレス信号Ａ３１〜Ａ２は、第５
図の（ｂ）の如（各サイクルの最初のＣＬＫ信号の立下
りに同期して、新規の信号値に更新される。第５図の（
イはＣｏｄｅ信号であり、タイミング制御回路１０５へ
供給される。

このＣｏｄｅ信号は、その時点のサイクルがプログラム
のアクセスのときは“Ｏ”となり、データのアクセスの
ときは“１″となる。従ってタイミング制御回路１０５
は音信号の値により、プログラムとデータのどちらのア
クセスであるかを判別できる。

いま第５図のＣ１で示すサイクルにおいて、同図（ｅ）
のＣｏｄｅ信号は“０１、即ちＣＰＵはプログラムのア
クセスであり、同図（ｂ）のアドレスＡ３□〜Ａ２がＭ
であるとする。タイミング制御回路１０５は入力される
ＣＬＫ信号及びＣｏｄｅ信号に基づき、第５図の（ｄ）
に示されるようなＩＣＬＫ周期の加算信号ＡＤＤを発生
し、＋１加算器１００へ供給する。＋１加算器１００は
この加算信号ＡＤＤが供給されると、入力アドレス値（
現在はＭのアドレス値）に１を加算して、第５図の（ｆ
３）に示されるＮｅｘｔ　Ａｄｄ信号（現在はＭ＋ｌの
アドレス値）を出力し、セレクタ１０１のＢ入力と比較
器１０２のＢ入力へそれぞれ供給する。比較器１０２は
そのＡ入力へ供給されるＣＰＵのアドレス”８１〜Ａ２
とＢ入力に供給されるＮｅｘｔ　Ａｄｄ信号とを比較し
、両信号が一致するときは“０”を出力し、不一致のと
きは“１″を出力し、同期回路ＩＨへ供給する。

同期回路１０３は比較器１０２からの入力信号とＣＩＪ
信号との同期をとり、第５図の（ｈ）に示されるような
Ａｄｄｒｅｓｓ　Ｍａｔｃｈ信号を出力する。いまサイ
クルＣＩの１つ前のサイクルでＮｅｘｔ　Ａｄｄ信号が
Ｌｉｔのアドレスになっていたとすると、サイクルＣ１
のαで示される期間（アドレスＡ３１””　Ａ２がＭに
更新されてからＡＤＤ信号が“１″になるまでの期間）
では、比較器１０２への２つの入力信号はＬ十１とＭで
あり、一致しない。従って比較器１０２の出力は“１”
であり、同期回路１０３の自力信号Ａｄｄｒｅｓｓ　Ｍ
ａｔｃｈも１”となり、タイミング制御回路１０５へ供
給される。タイミング制御回路１０５は第５図の（ｆ）
に示されるようにＡｄｄ　Ｓ　Ｅ　Ｌ信号を１　、ＣＬ
　Ｋの間“１″として、このＡｄｄ　Ｓ　Ｅ　Ｌ信号を
セレクタ１０１の選択入力端子ＳＥＬへ供給する。セレ
クタ１０１はＡｄｄＳＥＬ信号が“１″のときはＡ入力
を選択出力し、“０″のときはＢ入力を選択出力する。

従ってセレクタ１０１はＡｄｄＳＥＬ信号が“１″の期
間中はＣＰＵのアドレスＡ３□〜Ａ２　　（現在はＭと
なっている）を出力し、その上位１６ビツトの信号ＳＵ
Ａは比較器２０３のＢ入力に供給され、その下位１４ビ
ツトの信号ＳＬＡはＴＡＧメモリ２０１のアドレス入力
に供給される。この信号ＳＬＡは第５図の（ｇ）に示さ
れるように、セレクタ１０１の選択動作の結果、同図の
（ｆ’）に示されるＡｄｄ　Ｓ　Ｅ　Ｌ信号が“１”の
ときはアドレスＭの下位１４ビツトに、またＡｄｄ　Ｓ
　Ｅ　Ｌ信号が“０″のときはアドレスＭ＋１の下位１
４ビツトとなる。

ＴＡＧメモリ２０１はその指定されたアドレスにエシト
リされたデータ及びＶａｌｉｄビットを比較器２０３の
Ａ入力に供給する。比較器２０３は、Ｖａｌｉｄビット
のデータが“１”で、セレクタ１０１からの信号ＳＵＡ
の値と、ＴＡＧメモリ２０１からデータの値が一致した
場合に出力信号を“１”とし、この出力信号を判定制御
回路１０４へ供給する。判定制御回路１０４は比較器２
０３から出力信号“１”を供給されたときは、タイミン
グ制御回路１０５から供給されるタイミング制御信号Ｉ
によって、ＨＩＴ信号を“１＃とじて出力するか、又は
ＮＥＸＴ　ＨＩＴ信号を“１”として出力するか、判別
をしていずれかの信号を出力する。即ちセレクタ１０１
がアドレスＡ３□〜Ａ２（現在のアドレスＭ）を選択出
力するときはＨＩＴ信号を出力し、＋１加算器１００の
出力信号（次のアドレスＭ＋１）を選択出力するときは
ＮＥＸＴ　　ＨＩＴ信号を出力する。第５図の（１）に
このＨＩＴ信号の波形が、同図の（ｊ）にＮＥＸＴ　　
ＨＩＴ信号の波形がそれぞれ示され□ ている。即ち第５図のＣｌサイクルでは、“１２レベル
のＨＩＴ信号が判別制御回路１０４より出力され、ＯＲ
ゲートｌＯ［＋及びタイミング制御回路１０５に供給さ
れる。この“１”レベルのＨＩＴ信号はＣＰＵからのア
クセスに対して、キャッシュメモリ内にエントリ（ｅｎ
ｔｒｙは記入事項、登録事項の意）が存在することを示
す信号であり、ＯＲゲート１０６はアクセス応答信号で
あるＣＰＵＲｅａｄｙ信号をＣＰＵへ供給する。このＣ
ＰＵＲｅａｄｙ信号の波形は第５図の（ｋ）に示される
。この場合、もしＨＩＴ信号が“０″レベルであれば、
キャッシュメモリ内にエントリが存在しないことを意味
するので、タイミング制御回路１０５は、メインメモリ
に対して、リード要求信号を出力する。

またこのキャッシュメモリ内にエントリが存在しない場
合は、セレクタ１０１の選択制御信号Ａｄｄ　ＳＥＬは
、キャッシュメモリのエントリの入替えが終了するまで
１″に保持される。そしてメインメモリからの応答信号
メインメモリＲｅａｄｙが“１”となり、ＯＲゲート１
０６を介してＣＰ　Ｕ　Ｒｅａｄｙ信号が出力されると
、ＴＡＧメモリライト信号が“０”となり、この信号が
ＴＡＧメモリ２０１のライトイネーブルを端子と、ドラ
イバ２０６のイネーブル端子に供給されるので、ＣＰＵ
からのＴＡＧアドレスＡ３１〜Ａ１Ｂがドライバ２０６
を介してＴＡＧメモリ２０１のデータ入力端子に供給さ
れ、ＴＡＧメモリ２０１に書込まれる。同時に入力され
るＶａｌｉｄビットは“１″となり、ＴＡＧメモリ２０
１のＶａｌｉｄビットの値を“１″にセットする。また
このとき、メインメモリのデータＤ３１−Ｄｏがデータ
バスに出力されているので、Ｄａｔａメモリライト信号
を“０”にすることにより、この信号がＤａｔａメモリ
２０２のライトイネーブル端子と、データバッファ２０
７の方向制御端子ＤＩＲに供給されるので、データバス
よりバッファ２０７を介してＤａｔａメモリ２０２にそ
のときのデータを書込むことができる。このデータバス
のデータＤ３１〜Ｄｏは第５図の（ｊ？）に示されてい
る。第５図の０１サイクルにおいて、ＨＩＴ信号が“１
”となると、もはやアドレスＡ３□〜Ａ２のデータは必
要なくなるので、セレクタ１０１の選択制御信号Ａｄｄ
ＳＥＬを“０”とし、セレクタ１０１に＋１加算器１０
０の一　　１６　− 出力であるＮｅｘｔＡｄｄ信号（現在はアドレスＭ＋１
）を選択出力させる。セレクタ１０１はアドレスＭ＋１
の上位１６ビツトであるＳＵＡ信号を比較器２０３のＢ
入力に供給し、その下位１４ビツトであるＳＬＡ信号を
ＴＡＧメモリ２０１のアドレス端子に供給する。ＴＡＧ
メモリ２０１は指定されたアドレスにエントリされたデ
ータとＶａｌｊｄビットを比較器２０３のＡ入力へ供給
する。比較器２０３は前回と同様にＶａｌｉｄビットが
“１″でＡ入力及びＢ入力へ供給された２つのデータが
一致したときに、信号“１”を出力するが、今回は前回
のアドレスＭより１つ進んだＭ＋１のアドレスに対する
エントリがキャッシュメモリ内に存在するかどうかのチ
ェックを行ったことになる。従って比較器２０３の出力
信号が１″として判定制御回路１０４に供給されると、
判定制御回路１０４は、タイミング制御回路１０５から
供給されるＩ信号に基づき、ＮＥＸＴ　　ＨＩＴ信号を
“１”として自刃し、これをタイミング制御回路１０５
へ供給する。

次の０２サイクルに入り次のアドレスが出力・されると
ＣＰＵのアドレス八８１〜Ａ２と、＋１加算器１００の
出力であるＮｅｘｔ　Ａｄｄ信号（現在はアドレスＭ＋
１）とが比較器１０２により比較される。この場合はメ
モリへのアクセスなどは不要で、単に比較器１０２によ
るアドレス値の比較動作のみなので、第５図のβで示す
期間（アドレスＡ３□〜Ａ２がＭ＋１に更新されてから
Ａｄｄｒｅｓｓ　Ｍａｔｃｈ信号の立下りまでの期間）
内に判別が可能である。現在のタイミング期間βにおい
ては、比較器１（１２への２つの入力アドレスはＭ＋１
で一致しているので、比較器１０２より一致結果の出力
信号“０”が得られる。この比較器１０２からの一致出
力信号は、同期回路１０３によりＣＬＫ信号との同期が
とられ、同期回路１０３はその出力信号であるＡｄｄｒ
ｅｓｓＭａｔｃｈ信号を“０″として、タイミング制御
回路１０５へ供給する。タイミング制御回路１０５は入
力されるＡｄｄｒｅｓｓ　Ｍａｔｃｈ信号が“ｏ”で、
ＮＥＸＴＨＩＴ信号が“１″であれば、エントリがキャ
ラ１　　シュメモリ内に存在するので、直ちに応答信号
Ｊを発生し、ＯＲゲート１０Ｂに供給する。ＯＲゲート
１０６はこの入力信号によりＣＰ　Ｕ　Ｒｅａｄｙ信号
をＣＰＵへ供給する。前記説明と同様に０２サイクルの
後半において、＋１加算器１００へ加算信号ＡＤＤが供
給されると、比較器２０３はＭ＋２のアドレスに対する
エントリがキャッシュメモリ内に存在するかのチェック
を行ない、上記の動作を繰り返して行なう。

第５図の０３のサイクルにおいては、５６信号が“１″
、即ちデータのアクセスの場合である。

この場合にはセレクタ１０１へ供給するＡｄｄＳＥＬ信
号を“１”に保持し、＋１加算器１００へ供給するＡＤ
Ｄ信号を“０”にして、＋１加算器１００の出力である
Ｎｅｘｔ　Ａｄｄ信号もＣ２のサイクルのときに設定さ
れたＭ＋２のままに、またＮＥＸＴＨＩＴ信号も“１”
のままに保持しておく。これはプログラムアクセスにお
けるアドレスのリニア性（アドレスが順次増加すること
）をデータアクセスが乱すのを防ぐためである。そして
新規のアドレスＮに対するエントリがキャッシュメモリ
内に存在する場合はＨＩＴ信号を“１″としてＣＰＵ　
Ｒｅａｄ）’信号をＣＰＵへ供給すると共に、Ｄａｔａ
メモリ２０２よりデータバッファ２０７を介してエント
リされたデータをデータバスに出力する。

［発明の効果］ 以上詳細に説明したように、この発明によれば、ＣＰＵ
がプログラムをアクセスするときに、キャッシュ内のＴ
ＡＧメモリをチェックしてヒツト又はミスヒツトの判定
を行った後の余裕時間を活用して、現在ＣＰＵが出力し
ているアドレスの次のアドレスについてキャッシュ内に
エントリが存在するかどうかをあらかじめ判別しておき
、ＣＰＵが次のプログラムのアクセスのときに、ＣＰＵ
がその時点で出力するアドレスと、前記１つの前のプロ
グラムでの判別の際に使用したアドレスとの一致を検出
することにより、ヒツトの判定ができるようにしたので
、特に高速でない通常のアクセスタイムのメモリ素子を
ＴＡＧメモリとして使用しても、データ読出しにウェイ
トサイクルを必要とせず、ＣＰＵの性能低下もほとんど
ないので、価格上昇なしに従来よりもキャッシュメモリ
装置の性能向上の効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリ装置の一実施例
を示す回路図、第２図は従来のキャッシュメモリの概念
の一例を示す図、第３図は従来のキャッシュメモリの一
構成例を示すブロック図、第４図はモトローラ社製Ｍ　
Ｃ８８０３０のデータ読出しタイミングチャート、第５
図は第１図の動作を説明するためのタイミングチャート
である。 図において、１００は＋１加算器、１０１はセレクタ、
１０２，２０３は比較器、１０３は同期回路、１０４は
判定制御回路、１０５はタイミング制御回路、１０６゜
２０５はＯＲゲート、２０１１；ＬＴＡ（、ｌモリ、２
０２はＤａｔａメモリ、２０４はバスドライバ、２０６
はドライバ、２０７はデータバッファである。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサを用いたシステムに設けられたキャ
   ッシュメモリ装置において、 前記マイクロプロセッサがプログラムをアクセスすると
   きに、マイクロプロセッサが現在出力しているアドレス
   の次のアドレスについて、キャッシュメモリ内にエント
   リされているデータがあるかどうかを判別するエントリ
   判別回路と、 前記マイクロプロセッサが次のプログラムのアクセスの
   ときに、マイクロプロセッサがその時点で出力するアド
   レスと、前記エントリ判別回路が１つ前のプログラムで
   判別を行った際のアドレスとを比較し、その一致又は不
   一致を検出するアドレス比較回路とを備えたことを特徴
   とするキャッシュメモリ装置。