JPH0635787A - ライトバッファ制御方式 - Google Patents
ライトバッファ制御方式Info
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- JPH0635787A JPH0635787A JP18784692A JP18784692A JPH0635787A JP H0635787 A JPH0635787 A JP H0635787A JP 18784692 A JP18784692 A JP 18784692A JP 18784692 A JP18784692 A JP 18784692A JP H0635787 A JPH0635787 A JP H0635787A
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- write buffer
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Abstract
(57)【要約】
【目的】ＣＰＵと主記憶装置との間にライトスルー方式
−コピーバック方式−ライトスルー方式という順番に３
組２種類のライトバッファを直列に接続することにより
ＣＰＵから主記憶装置へのライトアクセス時間の短縮を
図る。 【構成】ＣＰＵ1と主記憶装置80との間にライトスルー
方式ライトバッファ10、コピーバック方式ライトバッフ
ァ20、ライトスルー方式ライトバッファ30を直列に接続
する。それら３組のライトバッファを制御回路7で制御
する。 【効果】ライトスルー、コピーバック両方式のライトバ
ッファの利点をうまく引き出すライトアクセス処理を実
行する。
−コピーバック方式−ライトスルー方式という順番に３
組２種類のライトバッファを直列に接続することにより
ＣＰＵから主記憶装置へのライトアクセス時間の短縮を
図る。 【構成】ＣＰＵ1と主記憶装置80との間にライトスルー
方式ライトバッファ10、コピーバック方式ライトバッフ
ァ20、ライトスルー方式ライトバッファ30を直列に接続
する。それら３組のライトバッファを制御回路7で制御
する。 【効果】ライトスルー、コピーバック両方式のライトバ
ッファの利点をうまく引き出すライトアクセス処理を実
行する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵに接続する主記憶
装置のアクセス時間短縮方式に関するものである。
装置のアクセス時間短縮方式に関するものである。
【０００２】
【従来の技術】小型情報機器等のメモリシステムには、
低速の記憶装置に対する中央処理装置（ＣＰＵ）から見
た書き込み速度を向上させるためにライトバッファを良
く用いる。このライトバッファには一般的に２つの方式
がある。本発明ではそれら２つの方式をライトスルー方
式、コピーバック方式と呼ぶことにし、以下それぞれの
方式について説明する。
低速の記憶装置に対する中央処理装置（ＣＰＵ）から見
た書き込み速度を向上させるためにライトバッファを良
く用いる。このライトバッファには一般的に２つの方式
がある。本発明ではそれら２つの方式をライトスルー方
式、コピーバック方式と呼ぶことにし、以下それぞれの
方式について説明する。
【０００３】（１）ライトスルー方式 図３は「ライトスルー方式」の構成を示す図である。図
３において72はＣＰＵ1からライトバッファシステム100
への書き込み要求を示す信号、73はライトバッファシス
テム100がＣＰＵ1からの書き込みアドレスとデータの受
け取りを完了したことを示す信号、75はライトバッファ
システム100から主記憶装置80への書き込み要求を示す
信号、76は主記憶装置80がライトバッファシステム100
からの書き込みアドレスとデータの受け取りを完了した
ことを示す信号、7は制御回路である。
３において72はＣＰＵ1からライトバッファシステム100
への書き込み要求を示す信号、73はライトバッファシス
テム100がＣＰＵ1からの書き込みアドレスとデータの受
け取りを完了したことを示す信号、75はライトバッファ
システム100から主記憶装置80への書き込み要求を示す
信号、76は主記憶装置80がライトバッファシステム100
からの書き込みアドレスとデータの受け取りを完了した
ことを示す信号、7は制御回路である。
【０００４】次に動作について説明する。ＣＰＵ1から
主記憶装置80へ書き込み要求が発生すると、ライトバッ
ファシステム100が書き込み要求信号72を受け、書き込
みアドレスと書き込みデータをそれぞれレジスタ14、15
に取り込む。そして取り込みが完了すると即座に受け取
り完了信号73をＣＰＵ1に出力し、同時に主記憶装置80
への書き込み要求信号75を出力し主記憶装置80への書き
込み動作を開始する。ＣＰＵ1は受け取り完了信号73を
受け取ると主記憶装置80への書き込み完了を待たずして
次の動作に入れるため、システム全体の実行速度が向上
する。一方主記憶装置80への書き込み動作が連続する場
合、主記憶装置80がデータ受け取り完了信号76を出力す
るまではライトバッファシステム100は次の処理に移行
できない。ゆえにＣＰＵ1からの書き込み動作が連続す
る場合書き込みアドレスと書き込みデータをレジスタに
取り込むことができないため、ＣＰＵ1は待たされるこ
とになる。
主記憶装置80へ書き込み要求が発生すると、ライトバッ
ファシステム100が書き込み要求信号72を受け、書き込
みアドレスと書き込みデータをそれぞれレジスタ14、15
に取り込む。そして取り込みが完了すると即座に受け取
り完了信号73をＣＰＵ1に出力し、同時に主記憶装置80
への書き込み要求信号75を出力し主記憶装置80への書き
込み動作を開始する。ＣＰＵ1は受け取り完了信号73を
受け取ると主記憶装置80への書き込み完了を待たずして
次の動作に入れるため、システム全体の実行速度が向上
する。一方主記憶装置80への書き込み動作が連続する場
合、主記憶装置80がデータ受け取り完了信号76を出力す
るまではライトバッファシステム100は次の処理に移行
できない。ゆえにＣＰＵ1からの書き込み動作が連続す
る場合書き込みアドレスと書き込みデータをレジスタに
取り込むことができないため、ＣＰＵ1は待たされるこ
とになる。
【０００５】このライトスルー方式については、たとえ
ば特開昭５５−１０５８８１号公報「ライトバッファ方
式」に示されている。
ば特開昭５５−１０５８８１号公報「ライトバッファ方
式」に示されている。
【０００６】（２）コピーバック方式 図４は「コッピーバック方式」の構成を示す図である。
図４において72はＣＰＵ1からライトバッファシステム2
00への書き込み要求を示す信号、73はライトバッファシ
ステム200がＣＰＵ1からの書き込みアドレスとデータの
受け取りを完了したことを示す信号、75はライトバッフ
ァシステム200から主記憶装置80への書き込み要求を示
す信号、76は主記憶装置80がライトバッファシステム20
0からの書き込みアドレスとデータの受け取りを完了し
たことを示す信号、7は制御回路である。
図４において72はＣＰＵ1からライトバッファシステム2
00への書き込み要求を示す信号、73はライトバッファシ
ステム200がＣＰＵ1からの書き込みアドレスとデータの
受け取りを完了したことを示す信号、75はライトバッフ
ァシステム200から主記憶装置80への書き込み要求を示
す信号、76は主記憶装置80がライトバッファシステム20
0からの書き込みアドレスとデータの受け取りを完了し
たことを示す信号、7は制御回路である。
【０００７】次に動作について説明する。図４において
ＣＰＵ1から主記憶装置80へ書き込み要求が発生する
と、ライトバッファシステム200が書き込み要求信号72
を受け取り、書き込みアドレスと前回の書き込み動作で
レジスタ24に格納されているアドレスとを比較器4で比
較し、同一アドレスの場合はレジスタの内容を今回の書
き込みアドレスとデータの組合せに置き換える。この同
一アドレスの場合を本発明ではライトバッファヒットと
呼び、同一アドレスでない場合をライトバッファミスヒ
ットと呼ぶ。ライトバッファヒットの場合はレジスタ2
4、25の内容を書きかえるだけで主記憶装置80への書き
込みは省略する。ゆえに主記憶装置80の同一アドレスに
対する書き込みが複数連続する場合は古いデータの書き
込みを省略することによりシステム全体の実行速度が向
上する。ライトバッファミスヒットの場合は主記憶装置
80への書き込み要求信号75を出力し主記憶装置80への書
き込み動作を開始する。一方主記憶装置80への書き込み
が実行中にＣＰＵ1から次の書き込み要求が発生した場
合、主記憶装置80がデータ受け取り完了信号76を出力す
るまではライトバッファシステム200はＣＰＵ1からの書
き込みアドレスと書き込みデータをレジスタ24、25に取
り込むことができないため、ＣＰＵ1は待たされること
になる。
ＣＰＵ1から主記憶装置80へ書き込み要求が発生する
と、ライトバッファシステム200が書き込み要求信号72
を受け取り、書き込みアドレスと前回の書き込み動作で
レジスタ24に格納されているアドレスとを比較器4で比
較し、同一アドレスの場合はレジスタの内容を今回の書
き込みアドレスとデータの組合せに置き換える。この同
一アドレスの場合を本発明ではライトバッファヒットと
呼び、同一アドレスでない場合をライトバッファミスヒ
ットと呼ぶ。ライトバッファヒットの場合はレジスタ2
4、25の内容を書きかえるだけで主記憶装置80への書き
込みは省略する。ゆえに主記憶装置80の同一アドレスに
対する書き込みが複数連続する場合は古いデータの書き
込みを省略することによりシステム全体の実行速度が向
上する。ライトバッファミスヒットの場合は主記憶装置
80への書き込み要求信号75を出力し主記憶装置80への書
き込み動作を開始する。一方主記憶装置80への書き込み
が実行中にＣＰＵ1から次の書き込み要求が発生した場
合、主記憶装置80がデータ受け取り完了信号76を出力す
るまではライトバッファシステム200はＣＰＵ1からの書
き込みアドレスと書き込みデータをレジスタ24、25に取
り込むことができないため、ＣＰＵ1は待たされること
になる。
【０００８】このコピーバック方式については、たとえ
ば特開昭６１−２３７１４５に示されている。
ば特開昭６１−２３７１４５に示されている。
【０００９】
【発明が解決しようとする課題】ライトスルー方式は構
成が非常に簡単であるため、ＣＰＵからの書き込みアド
レスとデータを素速く受け取って受け取り完了信号をＣ
ＰＵに返すことができＣＰＵの次の動作への移行が速い
が、毎回主記憶装置へ書き込み動作を行うため同一アド
レスへの連続する書き込み動作には無駄が生じる。一方
ライトバック方式は同一アドレスへの連続する書き込み
動作には有効であるが、アドレスを比較する手段を有す
る分ライトスルー方式に比べアドレスとデータの受け取
りに多少時間がかかること、ライトバッファミスヒット
の際は主記憶装置への書き込みが完了するまでＣＰＵか
らの次の書き込みアドレスとデータを受け取ることがで
きないという問題がある。
成が非常に簡単であるため、ＣＰＵからの書き込みアド
レスとデータを素速く受け取って受け取り完了信号をＣ
ＰＵに返すことができＣＰＵの次の動作への移行が速い
が、毎回主記憶装置へ書き込み動作を行うため同一アド
レスへの連続する書き込み動作には無駄が生じる。一方
ライトバック方式は同一アドレスへの連続する書き込み
動作には有効であるが、アドレスを比較する手段を有す
る分ライトスルー方式に比べアドレスとデータの受け取
りに多少時間がかかること、ライトバッファミスヒット
の際は主記憶装置への書き込みが完了するまでＣＰＵか
らの次の書き込みアドレスとデータを受け取ることがで
きないという問題がある。
【００１０】本発明の目的は、両方式をうまく組み合わ
せて両方式の利点を引き出し、欠点をうめるより有効な
ライトバッファ方式を提供することである。
せて両方式の利点を引き出し、欠点をうめるより有効な
ライトバッファ方式を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、図５に示すように２つのライトスルー方式のライト
バッファシステムと１つのコピーバック方式のライトバ
ッファシステムをＣＰＵと主記憶装置間に直列に組み込
むことにより、より有効なライトバッファシステムを提
供した。図５において10、30はライトスルー方式のライ
トバッファ、20はコピーバック方式のライトバッファ、
101、201、301はそれぞれライトバッファ10，20，30の
制御信号、72はＣＰＵ1からライトバッファ10への書き
込み要求を示す信号、73はライトバッファ10がＣＰＵ1
からの書き込みアドレスとデータの受け取りを完了した
ことを示す信号、75はライトバッファ30から主記憶装置
80への書き込み要求を示す信号、76は主記憶装置80がラ
イトバッファシステム30からの書き込みアドレスとデー
タの受け取りを完了したことを示す信号、7は制御回路
である。
に、図５に示すように２つのライトスルー方式のライト
バッファシステムと１つのコピーバック方式のライトバ
ッファシステムをＣＰＵと主記憶装置間に直列に組み込
むことにより、より有効なライトバッファシステムを提
供した。図５において10、30はライトスルー方式のライ
トバッファ、20はコピーバック方式のライトバッファ、
101、201、301はそれぞれライトバッファ10，20，30の
制御信号、72はＣＰＵ1からライトバッファ10への書き
込み要求を示す信号、73はライトバッファ10がＣＰＵ1
からの書き込みアドレスとデータの受け取りを完了した
ことを示す信号、75はライトバッファ30から主記憶装置
80への書き込み要求を示す信号、76は主記憶装置80がラ
イトバッファシステム30からの書き込みアドレスとデー
タの受け取りを完了したことを示す信号、7は制御回路
である。
【００１２】
【作用】ＣＰＵから主記憶装置へ書き込み要求が発生す
ると、ライトバッファ10が書き込みアドレスとデータを
受け取り、受け取り完了信号73を出力すると同時にライ
トバッファ20に書き込み動作を開始する。ゆえにライト
バッファ20のヒットミスヒットにかかわらずＣＰＵ1は
次の動作に移行できるためシステム全体の実行速度が向
上する。ライトバッファ10からの書き込みアドレスがラ
イトバッファ20における前回の書き込みアドレスと同一
の場合はライトバッファ20内のアドレスとレジスタを更
新し、ライトバッファ30への書き込みは実行しない。ラ
イトバッファ20がミスヒットの際は前回の書き込みアド
レスとデータをライトバッファ30へ書き込む動作を開始
する。ライトバッファ30はライトバッファ20からデータ
とアドレスを受け取り、それが完了すると主記憶装置80
への書き込み動作を開始する。ゆえに主記憶装置80への
書き込み動作が完了しなくてもライトバッファ20はライ
トバッファ10からの書き込みデータを受け取ることがで
きるため、システム全体の実行速度が向上する。
ると、ライトバッファ10が書き込みアドレスとデータを
受け取り、受け取り完了信号73を出力すると同時にライ
トバッファ20に書き込み動作を開始する。ゆえにライト
バッファ20のヒットミスヒットにかかわらずＣＰＵ1は
次の動作に移行できるためシステム全体の実行速度が向
上する。ライトバッファ10からの書き込みアドレスがラ
イトバッファ20における前回の書き込みアドレスと同一
の場合はライトバッファ20内のアドレスとレジスタを更
新し、ライトバッファ30への書き込みは実行しない。ラ
イトバッファ20がミスヒットの際は前回の書き込みアド
レスとデータをライトバッファ30へ書き込む動作を開始
する。ライトバッファ30はライトバッファ20からデータ
とアドレスを受け取り、それが完了すると主記憶装置80
への書き込み動作を開始する。ゆえに主記憶装置80への
書き込み動作が完了しなくてもライトバッファ20はライ
トバッファ10からの書き込みデータを受け取ることがで
きるため、システム全体の実行速度が向上する。
【００１３】
【実施例】図１にパーソナルコンピュータで本発明を実
現する実施例の概略図を示す。
現する実施例の概略図を示す。
【００１４】図１において10、30がライトスルー方式の
ライトバッファ、20がコピーバック方式のライトバッフ
ァである。図１において50、60、はアドレスバス、デー
タバスである。図１においてＣＰＵ1から主記憶装置80
へ書き込み動作が発生すると、ＣＰＵ1からのメモリア
クセス信号ADS#2とリードライト判定信号W/R#3が”Ｌ”
レベルに変化する。制御回路7はＣＰＵからのメモリア
クセス信号ADS#2とリードライト判定信号W/R#3がそれぞ
れ”Ｌ”レベルに変化したのを判断するとラッチ信号LA
TCH1#11によりアドレスとデータをそれぞれライトバッ
ファ10内のレジスタ14，15に取り込み、取り込み完了と
同時に取り込み完了信号READY#3を”Ｌ”レベルにす
る。ＣＰＵ1は取り込み完了信号READY#3が”Ｌ”レベル
に変化したのを判断して次の処理に移行できる。ライト
バッファ10がＣＰＵ1からの書き込みアドレスとデータ
の取り込みを完了すると、ライトバッファ20内の比較器
4がレジスタ14内のアドレスと前回のライトアクセスで
レジスタ24内に取り込んだアドレスを比較し、同一の場
合はアドレス一致判定信号COMP#22を”Ｌ”、同一でな
い場合は”Ｈ”レベルにする。制御回路7はアドレス一
致判定信号COMP#22が”Ｌ”レベルの場合はラッチ信号L
ATCH2#21によりレジスタ14、15内のアドレスとデータを
それぞれレジスタ24、25にとりこむ。制御回路7はアド
レス一致判定信号COMP#22が”Ｈ”レベルの場合はラッ
チ信号LATCH3＃31によりレジスタ24、25内のアドレスと
データをそれぞれレジスタ34、35にとりこみ、次にラッ
チ信号LATCH2#21によりレジスタ14、15内のアドレスと
データをレジスタ24、25へ取り込む。レジスタ34、35へ
のアドレスとデータの取り込みが完了すると、制御回路
7は主記憶装置へのアクセス信号MADS#5を”Ｌ”レベル
にし、主記憶装置80への書き込みを開始する。主記憶装
置80への書き込みが完了すると、主記憶装置への書き込
み完了信号MREADY#6が”Ｌ”レベルに変化する。ＣＰＵ
1から主記憶装置80への書き込みが連続する場合、制御
回路7はレジスタ14、15からレジスタ24、25への取り込
みを完了してからＣＰＵからの書き込みアドレスとデー
タをレジスタ14、15に取り込み、取り込み完了信号READ
Y#3を”Ｌ”レベルにする。さらに制御回路7は主記憶装
置への書き込み完了信号MREADY#6が”Ｌ”レベルに変化
したのを判断してからラッチ信号LATCH3#31によりレジ
スタ24、25のアドレスとデータをレジスタ34、35に取り
込む。
ライトバッファ、20がコピーバック方式のライトバッフ
ァである。図１において50、60、はアドレスバス、デー
タバスである。図１においてＣＰＵ1から主記憶装置80
へ書き込み動作が発生すると、ＣＰＵ1からのメモリア
クセス信号ADS#2とリードライト判定信号W/R#3が”Ｌ”
レベルに変化する。制御回路7はＣＰＵからのメモリア
クセス信号ADS#2とリードライト判定信号W/R#3がそれぞ
れ”Ｌ”レベルに変化したのを判断するとラッチ信号LA
TCH1#11によりアドレスとデータをそれぞれライトバッ
ファ10内のレジスタ14，15に取り込み、取り込み完了と
同時に取り込み完了信号READY#3を”Ｌ”レベルにす
る。ＣＰＵ1は取り込み完了信号READY#3が”Ｌ”レベル
に変化したのを判断して次の処理に移行できる。ライト
バッファ10がＣＰＵ1からの書き込みアドレスとデータ
の取り込みを完了すると、ライトバッファ20内の比較器
4がレジスタ14内のアドレスと前回のライトアクセスで
レジスタ24内に取り込んだアドレスを比較し、同一の場
合はアドレス一致判定信号COMP#22を”Ｌ”、同一でな
い場合は”Ｈ”レベルにする。制御回路7はアドレス一
致判定信号COMP#22が”Ｌ”レベルの場合はラッチ信号L
ATCH2#21によりレジスタ14、15内のアドレスとデータを
それぞれレジスタ24、25にとりこむ。制御回路7はアド
レス一致判定信号COMP#22が”Ｈ”レベルの場合はラッ
チ信号LATCH3＃31によりレジスタ24、25内のアドレスと
データをそれぞれレジスタ34、35にとりこみ、次にラッ
チ信号LATCH2#21によりレジスタ14、15内のアドレスと
データをレジスタ24、25へ取り込む。レジスタ34、35へ
のアドレスとデータの取り込みが完了すると、制御回路
7は主記憶装置へのアクセス信号MADS#5を”Ｌ”レベル
にし、主記憶装置80への書き込みを開始する。主記憶装
置80への書き込みが完了すると、主記憶装置への書き込
み完了信号MREADY#6が”Ｌ”レベルに変化する。ＣＰＵ
1から主記憶装置80への書き込みが連続する場合、制御
回路7はレジスタ14、15からレジスタ24、25への取り込
みを完了してからＣＰＵからの書き込みアドレスとデー
タをレジスタ14、15に取り込み、取り込み完了信号READ
Y#3を”Ｌ”レベルにする。さらに制御回路7は主記憶装
置への書き込み完了信号MREADY#6が”Ｌ”レベルに変化
したのを判断してからラッチ信号LATCH3#31によりレジ
スタ24、25のアドレスとデータをレジスタ34、35に取り
込む。
【００１５】図２は制御回路7の処理フローの状態遷移
図とその状態遷移図内の状態変数と入力変数の内容を示
す図である。図２においてSADS#はＣＰＵ1が主記憶装置
80に書き込み動作を実行中であることを示す負論理信
号、B1、B2、B3は各ライトバッファ10、20、30への書き
込みができない状態であることを示す負論理信号、Ｓｎ
（Ｓ1〜Ｓ13）は図１における制御回路7のすべての入出
力信号と状態を表す変数であるSADS#、B1、B2、B3で構
成される状態変数である。図２において、ＣＰＵから主
記憶装置への書き込み動作が全く実行されていない状態
がＳ０であり、この状態でＣＰＵ1から主記憶装置80へ
書き込み動作が実行されると、ＣＰＵ1からのメモリア
クセス信号ADS#2とリードライト判定信号W/R#8が”Ｌ”
レベルになるため入力変数は（１０＊）となりＳ１の状
態に移行する。図２において、状態Ｓ１ではラッチ信号
LATCH1#と受け取り完了信号READY#が”Ｌ”レベルにな
っており、Ｓ１はライトバッファ10がＣＰＵ1から書き
込みアドレスとデータを受け取ってＣＰＵ1に受け取り
完了信号を返す状態であることを示している。同様に
( )内の変数によりＳ１〜Ｓ１３のいずれかの状態に移
行してゆく。
図とその状態遷移図内の状態変数と入力変数の内容を示
す図である。図２においてSADS#はＣＰＵ1が主記憶装置
80に書き込み動作を実行中であることを示す負論理信
号、B1、B2、B3は各ライトバッファ10、20、30への書き
込みができない状態であることを示す負論理信号、Ｓｎ
（Ｓ1〜Ｓ13）は図１における制御回路7のすべての入出
力信号と状態を表す変数であるSADS#、B1、B2、B3で構
成される状態変数である。図２において、ＣＰＵから主
記憶装置への書き込み動作が全く実行されていない状態
がＳ０であり、この状態でＣＰＵ1から主記憶装置80へ
書き込み動作が実行されると、ＣＰＵ1からのメモリア
クセス信号ADS#2とリードライト判定信号W/R#8が”Ｌ”
レベルになるため入力変数は（１０＊）となりＳ１の状
態に移行する。図２において、状態Ｓ１ではラッチ信号
LATCH1#と受け取り完了信号READY#が”Ｌ”レベルにな
っており、Ｓ１はライトバッファ10がＣＰＵ1から書き
込みアドレスとデータを受け取ってＣＰＵ1に受け取り
完了信号を返す状態であることを示している。同様に
( )内の変数によりＳ１〜Ｓ１３のいずれかの状態に移
行してゆく。
【００１６】なお、実際のシステムではデータの有効な
バイト領域を判定するバイトイネーブル信号（３２ビッ
トアドレスバスの場合は通常４ビット）の処理が必要で
あるが、本発明の主旨とは直接関係しないため本発明で
は省略した。
バイト領域を判定するバイトイネーブル信号（３２ビッ
トアドレスバスの場合は通常４ビット）の処理が必要で
あるが、本発明の主旨とは直接関係しないため本発明で
は省略した。
【００１７】
【発明の効果】図6は図1の実施例においてＣＰＵ1にイ
ンテル社のi486、ホストバス上にインテル社の１２８Ｋ
バイトi485キャッシュメモリシステムを組み込んだシス
テムの構成図である。図6において501はＣＰＵi486、50
2はi485キャッシュメモリシステム、503はi485からの出
力信号、80は主記憶装置、500は図１の実施例を用いた
ライトバッファシステムである。図７は図６のシステム
で１０Ｋバイトの連続するアドレスのデータを１ワード
（２バイト）ごとi485キャッシュメモリシステム502か
ら読み込んで主記憶装置80へ書き込むという領域転送動
作を複数回連続した場合の、図１における各信号のタイ
ミングシミュレーション図である。図８は図６のシステ
ム構成図におけるライトバッファシステム500を図４に
示すコピーバック方式にして図７と同様な処理を実行し
た際の各信号のタイミングシミュレーション図である。
図７、図８においてライトバッファシステムから主記憶
装置への書き込みサイクルはＣＰＵクロックで６ＣＬＫ
と仮定している。図７と図８を比較すると図７における
ライトアクセス性能は図８におけるライトアクセス性能
と比べ約１．８倍になっている。同様に図６のシステム
構成図におけるライトバッファシステム500をライトス
ルー方式にしてシミュレーションした結果と比較する
と、本発明を用いたライトアクセス性能は図７における
処理に関してはライトスルー方式と比べ約１．９倍にな
っている。なおライトスルー方式のタイミングシミュレ
ーション図は省略する。
ンテル社のi486、ホストバス上にインテル社の１２８Ｋ
バイトi485キャッシュメモリシステムを組み込んだシス
テムの構成図である。図6において501はＣＰＵi486、50
2はi485キャッシュメモリシステム、503はi485からの出
力信号、80は主記憶装置、500は図１の実施例を用いた
ライトバッファシステムである。図７は図６のシステム
で１０Ｋバイトの連続するアドレスのデータを１ワード
（２バイト）ごとi485キャッシュメモリシステム502か
ら読み込んで主記憶装置80へ書き込むという領域転送動
作を複数回連続した場合の、図１における各信号のタイ
ミングシミュレーション図である。図８は図６のシステ
ム構成図におけるライトバッファシステム500を図４に
示すコピーバック方式にして図７と同様な処理を実行し
た際の各信号のタイミングシミュレーション図である。
図７、図８においてライトバッファシステムから主記憶
装置への書き込みサイクルはＣＰＵクロックで６ＣＬＫ
と仮定している。図７と図８を比較すると図７における
ライトアクセス性能は図８におけるライトアクセス性能
と比べ約１．８倍になっている。同様に図６のシステム
構成図におけるライトバッファシステム500をライトス
ルー方式にしてシミュレーションした結果と比較する
と、本発明を用いたライトアクセス性能は図７における
処理に関してはライトスルー方式と比べ約１．９倍にな
っている。なおライトスルー方式のタイミングシミュレ
ーション図は省略する。
【図１】本発明の一実施例としてのライトバッファシス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図２】図1における制御回路7の処理フローの状態遷移
図とその状態遷移図内の状態変数と入力変数の内容を示
す図である。
図とその状態遷移図内の状態変数と入力変数の内容を示
す図である。
【図３】従来技術である「ライトスルー方式」の構成を
示すブロック図である。
示すブロック図である。
【図４】従来技術である「コピーバック方式」の構成を
示すブロック図である。
示すブロック図である。
【図５】本発明の概略を示すブロック図である。
【図６】本発明の実施例である図１のシステムにインテ
ル社のＣＰＵi486とキャッシュメモリシステムi485を組
み込んだ際のシステムの構成を示すブロック図である。
ル社のＣＰＵi486とキャッシュメモリシステムi485を組
み込んだ際のシステムの構成を示すブロック図である。
【図７】本発明を用いた図６のシステムで１０Ｋバイト
の連続するアドレスのデータを１ワード（２バイト）ご
とキャッシュメモリシステム502から読み込んで主記憶
装置80へ書き込むという領域転送動作を複数回連続した
場合の各信号のタイミングシミュレーション図である。
の連続するアドレスのデータを１ワード（２バイト）ご
とキャッシュメモリシステム502から読み込んで主記憶
装置80へ書き込むという領域転送動作を複数回連続した
場合の各信号のタイミングシミュレーション図である。
【図８】従来技術であるコピーバック方式を図６のライ
トバッファシステム500に用いて図７と同様な処理を実
行した際の各信号のタイミングシミュレーション図であ
る。
トバッファシステム500に用いて図７と同様な処理を実
行した際の各信号のタイミングシミュレーション図であ
る。
1…ＣＰＵ、 2…ＣＰＵからのメモリアクセス信号ADS#、 3…ＣＰＵからの受け取り完了信号READY#、 4…比較器、 5…主記憶装置へのアクセス信号MADS#、 6…ライトバッファシステムからの受け取り完了信号MRE
ADY#、 7…制御回路、 8…リードライト判定信号W/R#、 9…ＣＰＵクロック信号CLK、 10，30…ライトスルー方式ライトバッファ、 11…アドレス、データラッチ信号LATCH1#、 14，24，34…アドレスレジスタ、 15，25，35…データレジスタ、 20…コピーバック方式ライトバッファ、 21…アドレス、データラッチ信号LATCH2#、 22…アドレス一致判定信号COMP#、 31…アドレス、データラッチ信号LATCH3#、 50…アドレスバス、 60…データバス、 72…ライトバッファシステムへの書き込み要求信号、 73…ＣＰＵからの受け取り完了信号、 75…主記憶装置への書き込み要求信号、 76…ライトバッファシステムからの受け取り完了信号、 80…主記憶装置、 100…ライトスルー方式ライトバッファシステム、 200…コピーバック方ライトバッファシステム、 500…ライトバッファシステム、 501…ＣＰＵｉ486、 502…485キャッシュメモリシステム、 503…485キャッシュメモリシステムからのＲＥＡＤＹ信
号BREADY#。
ADY#、 7…制御回路、 8…リードライト判定信号W/R#、 9…ＣＰＵクロック信号CLK、 10，30…ライトスルー方式ライトバッファ、 11…アドレス、データラッチ信号LATCH1#、 14，24，34…アドレスレジスタ、 15，25，35…データレジスタ、 20…コピーバック方式ライトバッファ、 21…アドレス、データラッチ信号LATCH2#、 22…アドレス一致判定信号COMP#、 31…アドレス、データラッチ信号LATCH3#、 50…アドレスバス、 60…データバス、 72…ライトバッファシステムへの書き込み要求信号、 73…ＣＰＵからの受け取り完了信号、 75…主記憶装置への書き込み要求信号、 76…ライトバッファシステムからの受け取り完了信号、 80…主記憶装置、 100…ライトスルー方式ライトバッファシステム、 200…コピーバック方ライトバッファシステム、 500…ライトバッファシステム、 501…ＣＰＵｉ486、 502…485キャッシュメモリシステム、 503…485キャッシュメモリシステムからのＲＥＡＤＹ信
号BREADY#。
Claims (1)
- 【請求項１】中央処理装置ＣＰＵと主記憶装置との間に
ライトバッファが接続可能に構成される情報処理システ
ムにおいて、ＣＰＵから書き込みアドレスとデータを受
け取るとＣＰＵに受取り完了信号を返し同時に主記憶装
置に書き込み動作を行う方式（ライトスルー方式と呼
ぶ）のライトバッファと、ＣＰＵから主記憶装置へ同一
アドレスの書き込みが連続する場合は古いデータの書き
込みを省略する方式（コピーバック方式と呼ぶ）のライ
トバッファを、ＣＰＵ、主記憶装置間にライトスルー方
式−コピーバック方式−ライトスルー方式という順番に
３組直列に接続することを特徴としたライトバッファ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784692A JPH0635787A (ja) | 1992-07-15 | 1992-07-15 | ライトバッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784692A JPH0635787A (ja) | 1992-07-15 | 1992-07-15 | ライトバッファ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635787A true JPH0635787A (ja) | 1994-02-10 |
Family
ID=16213250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18784692A Pending JPH0635787A (ja) | 1992-07-15 | 1992-07-15 | ライトバッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11698852B2 (en) | 2019-11-28 | 2023-07-11 | Samsung Electronics Co., Ltd. | Apparatus and method for writing data in a memory |
-
1992
- 1992-07-15 JP JP18784692A patent/JPH0635787A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11698852B2 (en) | 2019-11-28 | 2023-07-11 | Samsung Electronics Co., Ltd. | Apparatus and method for writing data in a memory |
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