JPH08180667A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08180667A JPH08180667A JP6322373A JP32237394A JPH08180667A JP H08180667 A JPH08180667 A JP H08180667A JP 6322373 A JP6322373 A JP 6322373A JP 32237394 A JP32237394 A JP 32237394A JP H08180667 A JPH08180667 A JP H08180667A
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Abstract
(57)【要約】
【目的】簡単な回路構成でフルフラグ又はエンプティフ
ラグを高速に発生する。 【構成】記憶部１は連続するアドレスが割り付けられた
（ｍ＋ｎ）個の記憶素子Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n を
有する。書込ポインタ２は記憶部１に書込アドレスをイ
ンクリメントすることにより連続アドレスを発生する。
書込回路３は書込アドレス信号に対応する記憶素子にデ
ータを書き込む。読出ポインタ４は記憶部１からデータ
を読み出すべき読出アドレスをインクリメントすること
により連続アドレスを発生する。読出回路５は読出アド
レス信号に対応する記憶素子からデータを読み出す。エ
ンプティフラグ発生回路６は書込アドレス信号と読出ア
ドレス信号とが一致するときエンプティフラグを発生す
る。フルフラグ発生回路７は書込アドレス信号がアドレ
スの発生順において読出アドレス信号からｍだけ大きい
とき、フルフラグを発生する。
ラグを高速に発生する。 【構成】記憶部１は連続するアドレスが割り付けられた
（ｍ＋ｎ）個の記憶素子Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n を
有する。書込ポインタ２は記憶部１に書込アドレスをイ
ンクリメントすることにより連続アドレスを発生する。
書込回路３は書込アドレス信号に対応する記憶素子にデ
ータを書き込む。読出ポインタ４は記憶部１からデータ
を読み出すべき読出アドレスをインクリメントすること
により連続アドレスを発生する。読出回路５は読出アド
レス信号に対応する記憶素子からデータを読み出す。エ
ンプティフラグ発生回路６は書込アドレス信号と読出ア
ドレス信号とが一致するときエンプティフラグを発生す
る。フルフラグ発生回路７は書込アドレス信号がアドレ
スの発生順において読出アドレス信号からｍだけ大きい
とき、フルフラグを発生する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは先に記憶したデータが先に読み出されるファー
ストイン・ファーストアウト（以下、単にＦＩＦＯとい
う）メモリに関する。
詳しくは先に記憶したデータが先に読み出されるファー
ストイン・ファーストアウト（以下、単にＦＩＦＯとい
う）メモリに関する。
【０００２】ＦＩＦＯメモリは、多くのデータ転送が生
じる通信装置や、膨大なデータ量を扱う画像処理装置等
においてデータバッファとして用いられ、データ転送の
効率化を図るようにしている。ＦＩＦＯメモリでは簡単
な回路構成でフルフラグ及びエンプティフラグを高速に
発生できるとともに、記憶素子への書込回路を簡略化で
きることが望まれている。
じる通信装置や、膨大なデータ量を扱う画像処理装置等
においてデータバッファとして用いられ、データ転送の
効率化を図るようにしている。ＦＩＦＯメモリでは簡単
な回路構成でフルフラグ及びエンプティフラグを高速に
発生できるとともに、記憶素子への書込回路を簡略化で
きることが望まれている。
【０００３】
【従来の技術】図８は従来のＦＩＦＯメモリ８０を示し
ている。ＦＩＦＯメモリ８０は４つの記憶素子８１Ａ〜
８１Ｄからなる記憶部８１、書込ポインタ８２、書込回
路８３、読出ポインタ８４、読出回路８５、アドレス比
較回路８６、エンプティ判定回路８７及びフル判定回路
８８を備える。
ている。ＦＩＦＯメモリ８０は４つの記憶素子８１Ａ〜
８１Ｄからなる記憶部８１、書込ポインタ８２、書込回
路８３、読出ポインタ８４、読出回路８５、アドレス比
較回路８６、エンプティ判定回路８７及びフル判定回路
８８を備える。
【０００４】記憶部８１の記憶素子８１Ａ〜８１Ｄには
アドレスＡＤ１〜ＡＤ４が割り付けられている。書込ポ
インタ８２は図示しない書込クロックが入力される毎
に、次のデータ書込時においてデータを書き込むべき書
込アドレス信号ＡＤ１〜ＡＤ４を順次発生する。書込回
路８３は外部から入力される書込データを入力し、書込
ポインタ８２の書込アドレス信号ＡＤ１〜ＡＤ４に対応
する記憶素子８１Ａ〜８１Ｄにデータを書き込む。
アドレスＡＤ１〜ＡＤ４が割り付けられている。書込ポ
インタ８２は図示しない書込クロックが入力される毎
に、次のデータ書込時においてデータを書き込むべき書
込アドレス信号ＡＤ１〜ＡＤ４を順次発生する。書込回
路８３は外部から入力される書込データを入力し、書込
ポインタ８２の書込アドレス信号ＡＤ１〜ＡＤ４に対応
する記憶素子８１Ａ〜８１Ｄにデータを書き込む。
【０００５】読出ポインタ８４は図示しない読出クロッ
クが入力される毎に、次のデータ読出時においてデータ
を読み出すべき読出アドレス信号ＡＤ１〜ＡＤ４を順次
発生する。読出回路８５は読出ポインタ８４の読出アド
レス信号ＡＤ１〜ＡＤ４に対応する記憶素子８１Ａ〜８
１Ｄからデータ読み出し、その読出データを外部に出力
する。
クが入力される毎に、次のデータ読出時においてデータ
を読み出すべき読出アドレス信号ＡＤ１〜ＡＤ４を順次
発生する。読出回路８５は読出ポインタ８４の読出アド
レス信号ＡＤ１〜ＡＤ４に対応する記憶素子８１Ａ〜８
１Ｄからデータ読み出し、その読出データを外部に出力
する。
【０００６】例えば、書込ポインタ８２の書込アドレス
信号と読出ポインタ８４の読出アドレス信号とがＡＤ１
で一致しており、記憶素子８１Ａ〜８１Ｄはデータを記
憶していないとする。この状態から、書込回路８３によ
る記憶素子へのデータの書き込みと書込ポインタ８２か
らの書込アドレス信号の発生が交互に行われて４つの記
憶素子８１Ａ〜８１Ｄにデータが書き込まれると、記憶
部８１はフルとなる。このとき、書込ポインタ８２は書
込アドレス信号ＡＤ１を出力している。次に、読出回路
８５による記憶素子からのデータの読み出しと読出ポイ
ンタ８４からの読出アドレス信号の発生が交互に行われ
て４つの記憶素子８１Ａ〜８１Ｄのデータが読み出され
ると、記憶部８１はエンプティとなる。このとき、読出
ポインタ８４は読出アドレス信号ＡＤ１を出力してい
る。
信号と読出ポインタ８４の読出アドレス信号とがＡＤ１
で一致しており、記憶素子８１Ａ〜８１Ｄはデータを記
憶していないとする。この状態から、書込回路８３によ
る記憶素子へのデータの書き込みと書込ポインタ８２か
らの書込アドレス信号の発生が交互に行われて４つの記
憶素子８１Ａ〜８１Ｄにデータが書き込まれると、記憶
部８１はフルとなる。このとき、書込ポインタ８２は書
込アドレス信号ＡＤ１を出力している。次に、読出回路
８５による記憶素子からのデータの読み出しと読出ポイ
ンタ８４からの読出アドレス信号の発生が交互に行われ
て４つの記憶素子８１Ａ〜８１Ｄのデータが読み出され
ると、記憶部８１はエンプティとなる。このとき、読出
ポインタ８４は読出アドレス信号ＡＤ１を出力してい
る。
【０００７】アドレス比較回路８６は任意の時点におけ
る書込ポインタ８２の書込アドレス信号と読出ポインタ
８４の読出アドレス信号とを比較する。アドレス比較回
路８６は書込アドレス信号と読出アドレス信号とが一致
していると、エンプティ判定回路８７及びフル判定回路
８８に一致信号を出力する。エンプティ判定回路８７は
書込ポインタ８２の書込アドレス信号を入力しており、
アドレス比較回路８６の一致信号が入力される直前に書
込アドレス信号が変化したことを検出すると、図９に示
すようにエンプティフラグを発生する。フル判定回路８
８は読出ポインタ８４の読出アドレス信号を入力してお
り、アドレス比較回路８６の一致信号が入力される直前
に読出アドレス信号が変化したことを検出すると、図１
０に示すようにフルフラグを発生する。
る書込ポインタ８２の書込アドレス信号と読出ポインタ
８４の読出アドレス信号とを比較する。アドレス比較回
路８６は書込アドレス信号と読出アドレス信号とが一致
していると、エンプティ判定回路８７及びフル判定回路
８８に一致信号を出力する。エンプティ判定回路８７は
書込ポインタ８２の書込アドレス信号を入力しており、
アドレス比較回路８６の一致信号が入力される直前に書
込アドレス信号が変化したことを検出すると、図９に示
すようにエンプティフラグを発生する。フル判定回路８
８は読出ポインタ８４の読出アドレス信号を入力してお
り、アドレス比較回路８６の一致信号が入力される直前
に読出アドレス信号が変化したことを検出すると、図１
０に示すようにフルフラグを発生する。
【０００８】すなわち、図９に示すようにエンプティ判
定回路８７は書込ポインタ８２の書込アドレス信号を入
力しており、アドレス比較回路８６の一致信号に基づい
て記憶部８１がエンプティかどうかを判定し、エンプテ
ィである場合、エンプティフラグを発生する。フル判定
回路８８は読出ポインタ８４の読出アドレス信号を入力
しており、アドレス比較回路８６の一致信号に基づいて
記憶部８１がフルかどうかを判定し、フルである場合、
フルフラグを発生する。
定回路８７は書込ポインタ８２の書込アドレス信号を入
力しており、アドレス比較回路８６の一致信号に基づい
て記憶部８１がエンプティかどうかを判定し、エンプテ
ィである場合、エンプティフラグを発生する。フル判定
回路８８は読出ポインタ８４の読出アドレス信号を入力
しており、アドレス比較回路８６の一致信号に基づいて
記憶部８１がフルかどうかを判定し、フルである場合、
フルフラグを発生する。
【０００９】
【発明が解決しようとする課題】ところが、上記ＦＩＦ
Ｏメモリ８０におけるフルフラグまたはエンプティフラ
グの発生は、書込ポインタ８２の書込アドレス信号と読
出ポインタ８４の読出アドレス信号との一致検出を行っ
た後に、書込アドレス信号及び読出アドレス信号が一致
する直前に書込アドレス信号または読出アドレス信号の
いずれが変化したかの判定が必要である。そのため、フ
ルフラグまたはエンプティフラグの発生が遅く、しか
も、フルまたはエンプティの判定のためにアドレス比較
回路８６、エンプティ判定回路８７及びフル判定回路８
８の複雑な回路が必要となるという問題がある。
Ｏメモリ８０におけるフルフラグまたはエンプティフラ
グの発生は、書込ポインタ８２の書込アドレス信号と読
出ポインタ８４の読出アドレス信号との一致検出を行っ
た後に、書込アドレス信号及び読出アドレス信号が一致
する直前に書込アドレス信号または読出アドレス信号の
いずれが変化したかの判定が必要である。そのため、フ
ルフラグまたはエンプティフラグの発生が遅く、しか
も、フルまたはエンプティの判定のためにアドレス比較
回路８６、エンプティ判定回路８７及びフル判定回路８
８の複雑な回路が必要となるという問題がある。
【００１０】また、書込回路８３は単に書込ポインタ８
２から出力される書込アドレス信号に対応する記憶素子
にデータを書き込めばよいというような簡単な構成では
なく、書込指示がなされたときにのみ書込ポインタ８２
のインクリメント前の書込アドレス信号に対応する記憶
素子にデータを書込むような構成としなければならず、
書込回路８３が複雑になっていた。
２から出力される書込アドレス信号に対応する記憶素子
にデータを書き込めばよいというような簡単な構成では
なく、書込指示がなされたときにのみ書込ポインタ８２
のインクリメント前の書込アドレス信号に対応する記憶
素子にデータを書込むような構成としなければならず、
書込回路８３が複雑になっていた。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、簡単な回路構成でフル
フラグ又はエンプティフラグを高速に発生できるととも
に、書込回路を簡略化できる半導体記憶装置を提供する
ことにある。
れたものであって、その目的は、簡単な回路構成でフル
フラグ又はエンプティフラグを高速に発生できるととも
に、書込回路を簡略化できる半導体記憶装置を提供する
ことにある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。記憶部１は連続するアドレスが割り付けられ
た（ｍ＋ｎ）個（ｍは２以上の自然数、ｎは１以上の自
然数）の記憶素子Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n を有す
る。書込ポインタ２はデータを書き込むべき記憶素子を
選択するための書込アドレス信号を連続アドレスに従っ
て順次発生する。書込回路３は書込ポインタ２の書込ア
ドレス信号に対応する記憶素子にデータを書き込む。読
出ポインタ４はデータを読み出すべき記憶素子を選択す
るための読出アドレス信号を連続アドレスに従って順次
発生する。読出回路５は読出ポインタ４の読出アドレス
信号に対応する記憶素子からデータを読み出す。
図である。記憶部１は連続するアドレスが割り付けられ
た（ｍ＋ｎ）個（ｍは２以上の自然数、ｎは１以上の自
然数）の記憶素子Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n を有す
る。書込ポインタ２はデータを書き込むべき記憶素子を
選択するための書込アドレス信号を連続アドレスに従っ
て順次発生する。書込回路３は書込ポインタ２の書込ア
ドレス信号に対応する記憶素子にデータを書き込む。読
出ポインタ４はデータを読み出すべき記憶素子を選択す
るための読出アドレス信号を連続アドレスに従って順次
発生する。読出回路５は読出ポインタ４の読出アドレス
信号に対応する記憶素子からデータを読み出す。
【００１３】エンプティフラグ発生回路６は書込ポイン
タ２の書込アドレス信号と読出ポインタ４の読出アドレ
ス信号とを比較し、書込アドレス信号と読出アドレス信
号とが一致するときエンプティフラグを発生する。フル
フラグ発生回路７は書込ポインタ２の書込アドレス信号
と読出ポインタ４の読出アドレス信号とを比較し、書込
アドレス信号がアドレスの発生順において読出アドレス
信号からｍだけ大きいとき、フルフラグを発生する。
タ２の書込アドレス信号と読出ポインタ４の読出アドレ
ス信号とを比較し、書込アドレス信号と読出アドレス信
号とが一致するときエンプティフラグを発生する。フル
フラグ発生回路７は書込ポインタ２の書込アドレス信号
と読出ポインタ４の読出アドレス信号とを比較し、書込
アドレス信号がアドレスの発生順において読出アドレス
信号からｍだけ大きいとき、フルフラグを発生する。
【００１４】請求項２の発明では、図２に示すように、
エンプティフラグ発生回路は、（ｍ＋ｎ）個の第１の２
入力論理回路６６〜７０と、（ｍ＋ｎ）個の２入力論理
回路６６〜７０の出力を入力する第２の論理回路７１と
を備える。各第１の２入力論理回路６６〜７０は書込ポ
インタ１２及び読出ポインタ１４の等しい書込アドレス
信号及び読出アドレス信号を入力している。
エンプティフラグ発生回路は、（ｍ＋ｎ）個の第１の２
入力論理回路６６〜７０と、（ｍ＋ｎ）個の２入力論理
回路６６〜７０の出力を入力する第２の論理回路７１と
を備える。各第１の２入力論理回路６６〜７０は書込ポ
インタ１２及び読出ポインタ１４の等しい書込アドレス
信号及び読出アドレス信号を入力している。
【００１５】請求項３の発明では、図２に示すように、
フルフラグ発生回路は、（ｍ＋ｎ）個の第３の２入力論
理回路７２〜７６と、（ｍ＋ｎ）個の第３の２入力論理
回路７２〜７６の出力を入力する第４の論理回路７７と
を備える。各第３の２入力論理回路７２〜７６は読出ポ
インタ１４の１つの読出アドレス信号を入力するととも
に、アドレスの発生順において読出アドレス信号からｍ
だけ大きい書込ポインタ１２の書込アドレス信号を入力
している。
フルフラグ発生回路は、（ｍ＋ｎ）個の第３の２入力論
理回路７２〜７６と、（ｍ＋ｎ）個の第３の２入力論理
回路７２〜７６の出力を入力する第４の論理回路７７と
を備える。各第３の２入力論理回路７２〜７６は読出ポ
インタ１４の１つの読出アドレス信号を入力するととも
に、アドレスの発生順において読出アドレス信号からｍ
だけ大きい書込ポインタ１２の書込アドレス信号を入力
している。
【００１６】
【作用】請求項１の発明によれば、書込ポインタ２の書
込アドレス信号と読出ポインタ４の読出アドレス信号と
が一致すると、エンプティフラグ発生回路６のみによっ
てエンプティフラグが高速に発生される。書込ポインタ
２の書込アドレス信号がアドレスの発生順において読出
ポインタ４の読出アドレス信号からｍだけ大きいとき、
フルフラグ発生回路７のみによってフルフラグが高速に
発生される。また、記憶部１は（ｍ＋ｎ）個の記憶素子
Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n を有するので、書込回路３
は書込ポインタ２から出力される書込アドレス信号に対
応する記憶素子にデータを書き込めばよく、書込回路３
を簡略化できる。
込アドレス信号と読出ポインタ４の読出アドレス信号と
が一致すると、エンプティフラグ発生回路６のみによっ
てエンプティフラグが高速に発生される。書込ポインタ
２の書込アドレス信号がアドレスの発生順において読出
ポインタ４の読出アドレス信号からｍだけ大きいとき、
フルフラグ発生回路７のみによってフルフラグが高速に
発生される。また、記憶部１は（ｍ＋ｎ）個の記憶素子
Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n を有するので、書込回路３
は書込ポインタ２から出力される書込アドレス信号に対
応する記憶素子にデータを書き込めばよく、書込回路３
を簡略化できる。
【００１７】請求項２の発明によれば、書込ポインタ１
２の書込アドレス信号と読出ポインタ１４の読出アドレ
ス信号とが一致すると、第１の２入力論理回路６６〜７
０のいずれか１つの出力が他の出力とは異なるレベルと
なり、第２の論理回路７１からエンプティフラグが高速
に発生される。
２の書込アドレス信号と読出ポインタ１４の読出アドレ
ス信号とが一致すると、第１の２入力論理回路６６〜７
０のいずれか１つの出力が他の出力とは異なるレベルと
なり、第２の論理回路７１からエンプティフラグが高速
に発生される。
【００１８】請求項３の発明によれば、書込ポインタ１
２の書込アドレス信号がアドレスの発生順において読出
ポインタ１４の読出アドレス信号からｍだけ大きいと、
第３の２入力論理回路７２〜７６のいずれか１つの出力
が他の出力とは異なるレベルとなり、第４の論理回路７
７からフルフラグが高速に発生される。
２の書込アドレス信号がアドレスの発生順において読出
ポインタ１４の読出アドレス信号からｍだけ大きいと、
第３の２入力論理回路７２〜７６のいずれか１つの出力
が他の出力とは異なるレベルとなり、第４の論理回路７
７からフルフラグが高速に発生される。
【００１９】
【実施例】以下、本発明を具体化したＦＩＦＯメモリの
一実施例を図２〜図７に従って説明する。
一実施例を図２〜図７に従って説明する。
【００２０】図２に示すように、ＦＩＦＯメモリ１０は
１つの半導体チップ上に構成され、ＦＩＦＯメモリ１０
は記憶部１１、書込ポインタ１２、書込回路１３、読出
ポインタ１４、読出回路１５、エンプティフラグ発生回
路１６、フルフラグ発生回路１７、書込データ用のレジ
スタ１８及び読出データ用のレジスタ１９を備える。Ｆ
ＩＦＯメモリ１０は複数の記憶素子にアドレス順にデー
タが書き込まれるとともに、書き込まれた順に記憶素子
からデータが読み出される半導体記憶装置であり、か
つ、ｍ個（本実施例では４個）の記憶素子にデータが書
き込まれるとフルとなり、データが書き込まれたすべて
の記憶素子からデータが読み出されるとエンプティとな
る。
１つの半導体チップ上に構成され、ＦＩＦＯメモリ１０
は記憶部１１、書込ポインタ１２、書込回路１３、読出
ポインタ１４、読出回路１５、エンプティフラグ発生回
路１６、フルフラグ発生回路１７、書込データ用のレジ
スタ１８及び読出データ用のレジスタ１９を備える。Ｆ
ＩＦＯメモリ１０は複数の記憶素子にアドレス順にデー
タが書き込まれるとともに、書き込まれた順に記憶素子
からデータが読み出される半導体記憶装置であり、か
つ、ｍ個（本実施例では４個）の記憶素子にデータが書
き込まれるとフルとなり、データが書き込まれたすべて
の記憶素子からデータが読み出されるとエンプティとな
る。
【００２１】記憶部１１は５つの記憶素子Ｃ1 〜Ｃ5 か
らなり、各記憶素子Ｃ1 〜Ｃ5 には連続したアドレスＡ
Ｄ１〜ＡＤ５が割り付けられている。従って、本実施例
の記憶部１１はｎを１とするとき、５（＝ｍ＋ｎ）個の
記憶素子からなる。
らなり、各記憶素子Ｃ1 〜Ｃ5 には連続したアドレスＡ
Ｄ１〜ＡＤ５が割り付けられている。従って、本実施例
の記憶部１１はｎを１とするとき、５（＝ｍ＋ｎ）個の
記憶素子からなる。
【００２２】書込ポインタ１２は書込クロックＷＣＫを
入力するとともに、リセット信号ＲＳＴを入力してい
る。リセット信号ＲＳＴがＬレベルのとき、書込ポイン
タ１２は書込クロックＷＣＫとは無関係に書込アドレス
信号ＡＤ１のみをＨレベルにすることにより、次にデー
タを書き込むべき書込アドレスをＡＤ１に初期設定す
る。リセット信号ＲＳＴがＨレベルのとき、書込ポイン
タ１２は書込クロックＷＣＫのパルスが入力される毎に
書込アドレス信号ＡＤ１〜ＡＤ５のいずれか１つのみを
Ｈレベルにすることにより、次にデータを書き込むべき
書込アドレス信号ＡＤ１〜ＡＤ５を順次発生する。書込
ポインタ１２が書込アドレス信号ＡＤ５を発生すると、
書込ポインタ１２は再び書込アドレス信号ＡＤ１から書
込アドレス信号ＡＤ１〜ＡＤ５を順次発生する。
入力するとともに、リセット信号ＲＳＴを入力してい
る。リセット信号ＲＳＴがＬレベルのとき、書込ポイン
タ１２は書込クロックＷＣＫとは無関係に書込アドレス
信号ＡＤ１のみをＨレベルにすることにより、次にデー
タを書き込むべき書込アドレスをＡＤ１に初期設定す
る。リセット信号ＲＳＴがＨレベルのとき、書込ポイン
タ１２は書込クロックＷＣＫのパルスが入力される毎に
書込アドレス信号ＡＤ１〜ＡＤ５のいずれか１つのみを
Ｈレベルにすることにより、次にデータを書き込むべき
書込アドレス信号ＡＤ１〜ＡＤ５を順次発生する。書込
ポインタ１２が書込アドレス信号ＡＤ５を発生すると、
書込ポインタ１２は再び書込アドレス信号ＡＤ１から書
込アドレス信号ＡＤ１〜ＡＤ５を順次発生する。
【００２３】すなわち、書込ポインタ１２は図４に示す
ように、前記記憶素子Ｃ1 〜Ｃ5 に対応する５つのデー
タフリップフロップ（以下、フリップフロップを単にＦ
Ｆという）２６〜３０からなるシフトレジスタ２５と、
データＦＦ２６〜３０に対応する５つのラッチ回路３１
〜３５からなる。各データＦＦ２６〜２９の出力端子Ｑ
は各データＦＦ２７〜３０のデータ端子Ｄに接続され、
データＦＦ３０の出力端子ＱはデータＦＦ２６のデータ
端子Ｄに接続されている。各データＦＦ２６〜３０のク
ロック端子ＣＫには書込クロックＷＣＫが入力されてい
る。データＦＦ２６のプリセット端子ＰＲ及びデータＦ
Ｆ２７〜３０のクリア端子ＣＬＲにはリセット信号ＲＳ
Ｔが入力されている。
ように、前記記憶素子Ｃ1 〜Ｃ5 に対応する５つのデー
タフリップフロップ（以下、フリップフロップを単にＦ
Ｆという）２６〜３０からなるシフトレジスタ２５と、
データＦＦ２６〜３０に対応する５つのラッチ回路３１
〜３５からなる。各データＦＦ２６〜２９の出力端子Ｑ
は各データＦＦ２７〜３０のデータ端子Ｄに接続され、
データＦＦ３０の出力端子ＱはデータＦＦ２６のデータ
端子Ｄに接続されている。各データＦＦ２６〜３０のク
ロック端子ＣＫには書込クロックＷＣＫが入力されてい
る。データＦＦ２６のプリセット端子ＰＲ及びデータＦ
Ｆ２７〜３０のクリア端子ＣＬＲにはリセット信号ＲＳ
Ｔが入力されている。
【００２４】従って、リセット信号ＲＳＴがＬレベルで
あると、データＦＦ２６は書込クロックＷＣＫとは無関
係にプリセットされてＨレベルのアドレス信号Ｓ１を出
力する。また、リセット信号ＲＳＴがＬレベルである
と、データＦＦ２７〜３０は書込クロックＷＣＫとは無
関係にリセットされてＬレベルのアドレス信号Ｓ２〜Ｓ
５を出力する。リセット信号ＲＳＴがＨレベルになる
と、シフトレジスタ２５は書込クロックＷＣＫのパルス
の第１のエッジとしての立ち上がりエッジに基づいて各
データＦＦ２６〜３０の出力を順次シフトさせる。
あると、データＦＦ２６は書込クロックＷＣＫとは無関
係にプリセットされてＨレベルのアドレス信号Ｓ１を出
力する。また、リセット信号ＲＳＴがＬレベルである
と、データＦＦ２７〜３０は書込クロックＷＣＫとは無
関係にリセットされてＬレベルのアドレス信号Ｓ２〜Ｓ
５を出力する。リセット信号ＲＳＴがＨレベルになる
と、シフトレジスタ２５は書込クロックＷＣＫのパルス
の第１のエッジとしての立ち上がりエッジに基づいて各
データＦＦ２６〜３０の出力を順次シフトさせる。
【００２５】ラッチ回路３１は２つのトランスミッショ
ンゲート３６，３７と、４つのインバータ３８〜４１を
備える。トランスミッションゲート３６のＰＭＯＳトラ
ンジスタ及びトランスミッションゲート３７のＮＭＯＳ
トランジスタのゲートには書込クロックＷＣＫが入力さ
れ、トランスミッションゲート３６のＮＭＯＳトランジ
スタ及びトランスミッションゲート３７のＰＭＯＳトラ
ンジスタのゲートにはインバータ３８を介して書込クロ
ックＷＣＫの反転信号が入力されている。
ンゲート３６，３７と、４つのインバータ３８〜４１を
備える。トランスミッションゲート３６のＰＭＯＳトラ
ンジスタ及びトランスミッションゲート３７のＮＭＯＳ
トランジスタのゲートには書込クロックＷＣＫが入力さ
れ、トランスミッションゲート３６のＮＭＯＳトランジ
スタ及びトランスミッションゲート３７のＰＭＯＳトラ
ンジスタのゲートにはインバータ３８を介して書込クロ
ックＷＣＫの反転信号が入力されている。
【００２６】従って、書込クロックＷＣＫがＨレベルで
あると、トランスミッションゲート３６はオフし、トラ
ンスミッションゲート３７はオンする。トランスミッシ
ョンゲート３６のオフによってデータＦＦ２６のアドレ
ス信号Ｓ１はラッチ回路３１に入力されない。トランス
ミッションゲート３７のオンによってトランスミッショ
ンゲート３６のオフ直前のアドレス信号Ｓ１のレベルが
アドレス信号ＡＤ１として出力される。書込クロックＷ
ＣＫの第２のエッジとしての立ち下がりエッジが入力さ
れると、トランスミッションゲート３６はオンし、トラ
ンスミッションゲート３７はオフする。トランスミッシ
ョンゲート３６のオンによってデータＦＦ２６のアドレ
ス信号Ｓ１はインバータ３９，４１を介してアドレス信
号ＡＤ１として出力される。
あると、トランスミッションゲート３６はオフし、トラ
ンスミッションゲート３７はオンする。トランスミッシ
ョンゲート３６のオフによってデータＦＦ２６のアドレ
ス信号Ｓ１はラッチ回路３１に入力されない。トランス
ミッションゲート３７のオンによってトランスミッショ
ンゲート３６のオフ直前のアドレス信号Ｓ１のレベルが
アドレス信号ＡＤ１として出力される。書込クロックＷ
ＣＫの第２のエッジとしての立ち下がりエッジが入力さ
れると、トランスミッションゲート３６はオンし、トラ
ンスミッションゲート３７はオフする。トランスミッシ
ョンゲート３６のオンによってデータＦＦ２６のアドレ
ス信号Ｓ１はインバータ３９，４１を介してアドレス信
号ＡＤ１として出力される。
【００２７】ラッチ回路３２〜３５はラッチ回路３１と
同様の構成であり、各ラッチ回路３２〜３５のトランス
ミッションゲート３６には各データＦＦ２７〜３０のア
ドレス信号Ｓ２〜Ｓ５が入力されている。書込クロック
ＷＣＫがＨレベルであると、各ラッチ回路３２〜３５は
トランスミッションゲート３６のオフ直前のアドレス信
号Ｓ２〜Ｓ５をアドレス信号ＡＤ２〜ＡＤ５として出力
する。書込クロックＷＣＫがＬレベルになると、各ラッ
チ回路３２〜３５はそのときのアドレス信号Ｓ２〜Ｓ５
をアドレス信号ＡＤ２〜ＡＤ５として出力する。
同様の構成であり、各ラッチ回路３２〜３５のトランス
ミッションゲート３６には各データＦＦ２７〜３０のア
ドレス信号Ｓ２〜Ｓ５が入力されている。書込クロック
ＷＣＫがＨレベルであると、各ラッチ回路３２〜３５は
トランスミッションゲート３６のオフ直前のアドレス信
号Ｓ２〜Ｓ５をアドレス信号ＡＤ２〜ＡＤ５として出力
する。書込クロックＷＣＫがＬレベルになると、各ラッ
チ回路３２〜３５はそのときのアドレス信号Ｓ２〜Ｓ５
をアドレス信号ＡＤ２〜ＡＤ５として出力する。
【００２８】データレジスタ１８はフリップフロップよ
りなり、データ端子Ｄには外部から書込データＷＤが入
力され、クロック端子ＣＫには書込クロックＷＣＫが入
力されている。データレジスタ１８は書込クロックＷＣ
Ｋのパルスの立ち上がりが入力される毎に、そのとき入
力されている書込データＷＤを保持し、データ信号Ｓ１
８を出力する。
りなり、データ端子Ｄには外部から書込データＷＤが入
力され、クロック端子ＣＫには書込クロックＷＣＫが入
力されている。データレジスタ１８は書込クロックＷＣ
Ｋのパルスの立ち上がりが入力される毎に、そのとき入
力されている書込データＷＤを保持し、データ信号Ｓ１
８を出力する。
【００２９】書込回路１３は前記ラッチ回路３１〜３５
に対応する５つのインバータ５１〜５５からなる。イン
バータ５１〜５５はアドレス信号ＡＤ１〜ＡＤ５を反転
した信号を対応する記憶素子Ｃ1 〜Ｃ5 に入力すること
により、データレジスタ１８のデータ信号Ｓ１８を記憶
素子Ｃ1 〜Ｃ5 に書き込む。
に対応する５つのインバータ５１〜５５からなる。イン
バータ５１〜５５はアドレス信号ＡＤ１〜ＡＤ５を反転
した信号を対応する記憶素子Ｃ1 〜Ｃ5 に入力すること
により、データレジスタ１８のデータ信号Ｓ１８を記憶
素子Ｃ1 〜Ｃ5 に書き込む。
【００３０】前記記憶部１１の記憶素子Ｃ1 は図３に示
すように、２つのトランスミッションゲート２０，２１
と、３つのインバータ２２〜２４を備える。トランスミ
ッションゲート２０のＰＭＯＳトランジスタ及びトラン
スミッションゲート２１のＮＭＯＳトランジスタのゲー
トには前記インバータ５１によって反転された書込ポイ
ンタ１２のアドレス信号ＡＤ１バーが入力され、トラン
スミッションゲート２０のＮＭＯＳトランジスタ及びト
ランスミッションゲート２１のＰＭＯＳトランジスタの
ゲートには前記書込ポインタ１２のアドレス信号ＡＤ１
が入力されている。
すように、２つのトランスミッションゲート２０，２１
と、３つのインバータ２２〜２４を備える。トランスミ
ッションゲート２０のＰＭＯＳトランジスタ及びトラン
スミッションゲート２１のＮＭＯＳトランジスタのゲー
トには前記インバータ５１によって反転された書込ポイ
ンタ１２のアドレス信号ＡＤ１バーが入力され、トラン
スミッションゲート２０のＮＭＯＳトランジスタ及びト
ランスミッションゲート２１のＰＭＯＳトランジスタの
ゲートには前記書込ポインタ１２のアドレス信号ＡＤ１
が入力されている。
【００３１】従って、図５に示すように、書込ポインタ
１２のアドレス信号ＡＤ１がＬレベル（ＡＤ１バーがＨ
レベル）であると、トランスミッションゲート２０はオ
フし、トランスミッションゲート２１はオンする。トラ
ンスミッションゲート２０のオフによってデータ信号Ｓ
１８は記憶素子Ｃ1 に入力されない。トランスミッショ
ンゲート２１のオンによってトランスミッションゲート
２０のオフ直前のデータ信号Ｓ１８が保持されて出力さ
れる。また、書込ポインタ１２のアドレス信号ＡＤ１が
Ｈレベル（ＡＤ１バーがＬレベル）になると、トランス
ミッションゲート２０はオンし、トランスミッションゲ
ート２１はオフする。トランスミッションゲート２０の
オンによってデータ信号Ｓ１８はインバータ２２，２４
を介して出力される。
１２のアドレス信号ＡＤ１がＬレベル（ＡＤ１バーがＨ
レベル）であると、トランスミッションゲート２０はオ
フし、トランスミッションゲート２１はオンする。トラ
ンスミッションゲート２０のオフによってデータ信号Ｓ
１８は記憶素子Ｃ1 に入力されない。トランスミッショ
ンゲート２１のオンによってトランスミッションゲート
２０のオフ直前のデータ信号Ｓ１８が保持されて出力さ
れる。また、書込ポインタ１２のアドレス信号ＡＤ１が
Ｈレベル（ＡＤ１バーがＬレベル）になると、トランス
ミッションゲート２０はオンし、トランスミッションゲ
ート２１はオフする。トランスミッションゲート２０の
オンによってデータ信号Ｓ１８はインバータ２２，２４
を介して出力される。
【００３２】記憶素子Ｃ2 〜Ｃ5 は記憶素子Ｃ1 と同様
の構成であり、各記憶素子Ｃ2 〜Ｃ 5 のトランスミッシ
ョンゲート２０にもデータ信号Ｓ１８が入力されてい
る。従って、図５に示すように、書込ポインタ１２の各
アドレス信号ＡＤ２〜ＡＤ５がＬレベルであると、各記
憶素子Ｃ2 〜Ｃ5 はトランスミッションゲート２０のオ
フ直前のデータ信号Ｓ１８をデータ信号として出力す
る。また、書込ポインタ１２の各アドレス信号ＡＤ２〜
ＡＤ５がＨレベルになると、各記憶素子Ｃ2 〜Ｃ5はそ
のときのデータ信号Ｓ１８をデータ信号として出力す
る。
の構成であり、各記憶素子Ｃ2 〜Ｃ 5 のトランスミッシ
ョンゲート２０にもデータ信号Ｓ１８が入力されてい
る。従って、図５に示すように、書込ポインタ１２の各
アドレス信号ＡＤ２〜ＡＤ５がＬレベルであると、各記
憶素子Ｃ2 〜Ｃ5 はトランスミッションゲート２０のオ
フ直前のデータ信号Ｓ１８をデータ信号として出力す
る。また、書込ポインタ１２の各アドレス信号ＡＤ２〜
ＡＤ５がＨレベルになると、各記憶素子Ｃ2 〜Ｃ5はそ
のときのデータ信号Ｓ１８をデータ信号として出力す
る。
【００３３】読出ポインタ１４は前記書込ポインタ１２
と同一の構成であり、前記書込クロックＷＣＫに代えて
読出クロックＲＣＫを入力している。リセット信号ＲＳ
ＴがＬレベルのとき、読出ポインタ１４は読出クロック
ＲＣＫとは無関係に読出アドレス信号Ｓ１，ＡＤ１のみ
をＨレベルにすることにより、次にデータを読み出すべ
き読出アドレスをＡＤ１に初期設定する。リセット信号
ＲＳＴがＨレベルのとき、読出ポインタ１４は読出クロ
ックＲＣＫのパルスが入力される毎に読出アドレス信号
Ｓ１〜Ｓ５のいずれか１つのみをＨレベルにすることに
より、対応するアドレス信号ＡＤ１〜ＡＤ５のいずれか
１つのみをＨレベルにし、次にデータを読み出すべき読
出アドレス信号ＡＤ１〜ＡＤ５を順次発生する。読出ポ
インタ１４が読出アドレス信号ＡＤ５を発生すると、読
出ポインタ１４は再び読出アドレス信号ＡＤ１から読出
アドレス信号ＡＤ１〜ＡＤ５を順次発生する。
と同一の構成であり、前記書込クロックＷＣＫに代えて
読出クロックＲＣＫを入力している。リセット信号ＲＳ
ＴがＬレベルのとき、読出ポインタ１４は読出クロック
ＲＣＫとは無関係に読出アドレス信号Ｓ１，ＡＤ１のみ
をＨレベルにすることにより、次にデータを読み出すべ
き読出アドレスをＡＤ１に初期設定する。リセット信号
ＲＳＴがＨレベルのとき、読出ポインタ１４は読出クロ
ックＲＣＫのパルスが入力される毎に読出アドレス信号
Ｓ１〜Ｓ５のいずれか１つのみをＨレベルにすることに
より、対応するアドレス信号ＡＤ１〜ＡＤ５のいずれか
１つのみをＨレベルにし、次にデータを読み出すべき読
出アドレス信号ＡＤ１〜ＡＤ５を順次発生する。読出ポ
インタ１４が読出アドレス信号ＡＤ５を発生すると、読
出ポインタ１４は再び読出アドレス信号ＡＤ１から読出
アドレス信号ＡＤ１〜ＡＤ５を順次発生する。
【００３４】読出回路１５は前記記憶素子Ｃ1 〜Ｃ5 に
対応する５つのトランスミッションゲート５６〜６０
と、５つのインバータ６１〜６５とからなる。トランス
ミッションゲート５６のＮＭＯＳトランジスタのゲート
には読出ポインタ１４のアドレス信号ＡＤ１が入力さ
れ、ＰＭＯＳトランジスタのゲートにはインバータ６１
によって反転されたアドレス信号ＡＤ１バーが入力され
ている。トランスミッションゲート５７のＮＭＯＳトラ
ンジスタのゲートには読出ポインタ１４のアドレス信号
ＡＤ２が入力され、ＰＭＯＳトランジスタのゲートには
インバータ６２によって反転されたアドレス信号ＡＤ２
バーが入力されている。トランスミッションゲート５８
のＮＭＯＳトランジスタのゲートには読出ポインタ１４
のアドレス信号ＡＤ３が入力され、ＰＭＯＳトランジス
タのゲートにはインバータ６３によって反転されたアド
レス信号ＡＤ３バーが入力されている。トランスミッシ
ョンゲート５９のＮＭＯＳトランジスタのゲートには読
出ポインタ１４のアドレス信号ＡＤ４が入力され、ＰＭ
ＯＳトランジスタのゲートにはインバータ６４によって
反転されたアドレス信号ＡＤ４バーが入力されている。
さらに、トランスミッションゲート６０のＮＭＯＳトラ
ンジスタのゲートには読出ポインタ１４のアドレス信号
ＡＤ５が入力され、ＰＭＯＳトランジスタのゲートには
インバータ６５によって反転されたアドレス信号ＡＤ５
バーが入力されている。トランスミッションゲート５６
〜６０には対応する記憶素子Ｃ1 〜Ｃ5 の出力データが
入力され、トランスミッションゲート５６〜６０の他端
は共にデータレジスタ１９のデータ端子Ｄに接続されて
いる。
対応する５つのトランスミッションゲート５６〜６０
と、５つのインバータ６１〜６５とからなる。トランス
ミッションゲート５６のＮＭＯＳトランジスタのゲート
には読出ポインタ１４のアドレス信号ＡＤ１が入力さ
れ、ＰＭＯＳトランジスタのゲートにはインバータ６１
によって反転されたアドレス信号ＡＤ１バーが入力され
ている。トランスミッションゲート５７のＮＭＯＳトラ
ンジスタのゲートには読出ポインタ１４のアドレス信号
ＡＤ２が入力され、ＰＭＯＳトランジスタのゲートには
インバータ６２によって反転されたアドレス信号ＡＤ２
バーが入力されている。トランスミッションゲート５８
のＮＭＯＳトランジスタのゲートには読出ポインタ１４
のアドレス信号ＡＤ３が入力され、ＰＭＯＳトランジス
タのゲートにはインバータ６３によって反転されたアド
レス信号ＡＤ３バーが入力されている。トランスミッシ
ョンゲート５９のＮＭＯＳトランジスタのゲートには読
出ポインタ１４のアドレス信号ＡＤ４が入力され、ＰＭ
ＯＳトランジスタのゲートにはインバータ６４によって
反転されたアドレス信号ＡＤ４バーが入力されている。
さらに、トランスミッションゲート６０のＮＭＯＳトラ
ンジスタのゲートには読出ポインタ１４のアドレス信号
ＡＤ５が入力され、ＰＭＯＳトランジスタのゲートには
インバータ６５によって反転されたアドレス信号ＡＤ５
バーが入力されている。トランスミッションゲート５６
〜６０には対応する記憶素子Ｃ1 〜Ｃ5 の出力データが
入力され、トランスミッションゲート５６〜６０の他端
は共にデータレジスタ１９のデータ端子Ｄに接続されて
いる。
【００３５】従って、読出ポインタ１４のアドレス信号
ＡＤ１のみがＨレベルになると、トランスミッションゲ
ート５６のみがオンし、同ゲート５６に対応する記憶素
子Ｃ 1 の出力データがデータレジスタ１９に出力され
る。同様に、読出ポインタ１４の各アドレス信号ＡＤ２
〜ＡＤ５が順次１つのみＨレベルになると、各トランス
ミッションゲート５７〜６０のみが順次オンし、該ゲー
トに対応する記憶素子Ｃ 2 〜Ｃ5 の出力データがデータ
レジスタ１９に出力される。
ＡＤ１のみがＨレベルになると、トランスミッションゲ
ート５６のみがオンし、同ゲート５６に対応する記憶素
子Ｃ 1 の出力データがデータレジスタ１９に出力され
る。同様に、読出ポインタ１４の各アドレス信号ＡＤ２
〜ＡＤ５が順次１つのみＨレベルになると、各トランス
ミッションゲート５７〜６０のみが順次オンし、該ゲー
トに対応する記憶素子Ｃ 2 〜Ｃ5 の出力データがデータ
レジスタ１９に出力される。
【００３６】データレジスタ１９はフリップフロップよ
りなり、データ端子Ｄには前記読出回路１５の出力デー
タが入力され、クロック端子ＣＫには読出クロックＲＣ
Ｋが入力されている。データレジスタ１９は読出クロッ
クＲＣＫのパルスの立ち上がりが入力される毎に、その
とき入力されている出力データをデータ信号Ｓ１９とし
て保持して出力する。
りなり、データ端子Ｄには前記読出回路１５の出力デー
タが入力され、クロック端子ＣＫには読出クロックＲＣ
Ｋが入力されている。データレジスタ１９は読出クロッ
クＲＣＫのパルスの立ち上がりが入力される毎に、その
とき入力されている出力データをデータ信号Ｓ１９とし
て保持して出力する。
【００３７】エンプティフラグ発生回路１６は５つの第
１の２入力論理回路としての２入力ＡＮＤ回路６６〜７
０と、１つの第２の論理回路としての５入力ＮＯＲ回路
７１とを備える。エンプティフラグ発生回路１６は書込
ポインタ１２の書込アドレス信号と読出ポインタ１４の
読出アドレス信号とを比較し、書込アドレス信号と読出
アドレス信号とが一致するとき、Ｌレベルのエンプティ
フラグＥＳを発生する。
１の２入力論理回路としての２入力ＡＮＤ回路６６〜７
０と、１つの第２の論理回路としての５入力ＮＯＲ回路
７１とを備える。エンプティフラグ発生回路１６は書込
ポインタ１２の書込アドレス信号と読出ポインタ１４の
読出アドレス信号とを比較し、書込アドレス信号と読出
アドレス信号とが一致するとき、Ｌレベルのエンプティ
フラグＥＳを発生する。
【００３８】すなわち、ＡＮＤ回路６６には書込ポイン
タ１２のアドレス信号Ｓ１と読出ポインタ１４のアドレ
ス信号Ｓ１とが入力されている。ＡＮＤ回路６７には書
込ポインタ１２のアドレス信号Ｓ２と読出ポインタ１４
のアドレス信号Ｓ２とが入力されている。ＡＮＤ回路６
８には書込ポインタ１２のアドレス信号Ｓ３と読出ポイ
ンタ１４のアドレス信号Ｓ３とが入力されている。ＡＮ
Ｄ回路６９には書込ポインタ１２のアドレス信号Ｓ４と
読出ポインタ１４のアドレス信号Ｓ４とが入力されてい
る。さらに、ＡＮＤ回路７０には書込ポインタ１２のア
ドレス信号Ｓ５と読出ポインタ１４のアドレス信号Ｓ５
とが入力されている。ＡＮＤ回路６６〜７０の出力信号
はＮＯＲ回路７１に入力されている。
タ１２のアドレス信号Ｓ１と読出ポインタ１４のアドレ
ス信号Ｓ１とが入力されている。ＡＮＤ回路６７には書
込ポインタ１２のアドレス信号Ｓ２と読出ポインタ１４
のアドレス信号Ｓ２とが入力されている。ＡＮＤ回路６
８には書込ポインタ１２のアドレス信号Ｓ３と読出ポイ
ンタ１４のアドレス信号Ｓ３とが入力されている。ＡＮ
Ｄ回路６９には書込ポインタ１２のアドレス信号Ｓ４と
読出ポインタ１４のアドレス信号Ｓ４とが入力されてい
る。さらに、ＡＮＤ回路７０には書込ポインタ１２のア
ドレス信号Ｓ５と読出ポインタ１４のアドレス信号Ｓ５
とが入力されている。ＡＮＤ回路６６〜７０の出力信号
はＮＯＲ回路７１に入力されている。
【００３９】従って、書込ポインタ１２のアドレス信号
Ｓ１と読出ポインタ１４のアドレス信号Ｓ１とが共にＨ
レベルであると、ＡＮＤ回路６６の出力信号がＨレベル
となり、ＮＯＲ回路７１からはＬレベルのエンプティフ
ラグＥＳが出力される。同様に、書込ポインタ１２及び
読出ポインタ１４の両アドレス信号Ｓ２，Ｓ３，Ｓ４又
はＳ５が共にＨレベルであると、ＡＮＤ回路６７〜７０
の出力信号のうち、いずれか１つの出力信号がＨレベル
となり、ＮＯＲ回路７１からはＬレベルのエンプティフ
ラグＥＳが出力される。すなわち、次にデータを書き込
むべき記憶素子と、次にデータを読み出すべき記憶素子
とが一致する場合、エンプティフラグ発生回路１６によ
ってエンプティフラグＥＳを高速に発生することができ
る。
Ｓ１と読出ポインタ１４のアドレス信号Ｓ１とが共にＨ
レベルであると、ＡＮＤ回路６６の出力信号がＨレベル
となり、ＮＯＲ回路７１からはＬレベルのエンプティフ
ラグＥＳが出力される。同様に、書込ポインタ１２及び
読出ポインタ１４の両アドレス信号Ｓ２，Ｓ３，Ｓ４又
はＳ５が共にＨレベルであると、ＡＮＤ回路６７〜７０
の出力信号のうち、いずれか１つの出力信号がＨレベル
となり、ＮＯＲ回路７１からはＬレベルのエンプティフ
ラグＥＳが出力される。すなわち、次にデータを書き込
むべき記憶素子と、次にデータを読み出すべき記憶素子
とが一致する場合、エンプティフラグ発生回路１６によ
ってエンプティフラグＥＳを高速に発生することができ
る。
【００４０】フルフラグ発生回路１７は５つの第３の２
入力論理回路としての２入力ＡＮＤ回路７２〜７６と、
１つの第４の論理回路としての５入力ＮＯＲ回路７７と
を備える。フルフラグ発生回路１７は書込ポインタ１２
の書込アドレス信号と読出ポインタ１４の読出アドレス
信号とを比較し、書込アドレス信号がアドレスの発生順
において読出アドレス信号からｍだけ大きいとき、Ｌレ
ベルのフルフラグＦＳを発生する。
入力論理回路としての２入力ＡＮＤ回路７２〜７６と、
１つの第４の論理回路としての５入力ＮＯＲ回路７７と
を備える。フルフラグ発生回路１７は書込ポインタ１２
の書込アドレス信号と読出ポインタ１４の読出アドレス
信号とを比較し、書込アドレス信号がアドレスの発生順
において読出アドレス信号からｍだけ大きいとき、Ｌレ
ベルのフルフラグＦＳを発生する。
【００４１】すなわち、ＡＮＤ回路７２には書込ポイン
タ１２のアドレス信号Ｓ５と読出ポインタ１４のアドレ
ス信号Ｓ１とが入力されている。ＡＮＤ回路７３には書
込ポインタ１２のアドレス信号Ｓ１と読出ポインタ１４
のアドレス信号Ｓ２とが入力されている。ＡＮＤ回路７
４には書込ポインタ１２のアドレス信号Ｓ２と読出ポイ
ンタ１４のアドレス信号Ｓ３とが入力されている。ＡＮ
Ｄ回路７５には書込ポインタ１２のアドレス信号Ｓ３と
読出ポインタ１４のアドレス信号Ｓ４とが入力されてい
る。さらに、ＡＮＤ回路７６には書込ポインタ１２のア
ドレス信号Ｓ４と読出ポインタ１４のアドレス信号Ｓ５
とが入力されている。ＡＮＤ回路７２〜７６の出力信号
はＮＯＲ回路７７に入力されている。
タ１２のアドレス信号Ｓ５と読出ポインタ１４のアドレ
ス信号Ｓ１とが入力されている。ＡＮＤ回路７３には書
込ポインタ１２のアドレス信号Ｓ１と読出ポインタ１４
のアドレス信号Ｓ２とが入力されている。ＡＮＤ回路７
４には書込ポインタ１２のアドレス信号Ｓ２と読出ポイ
ンタ１４のアドレス信号Ｓ３とが入力されている。ＡＮ
Ｄ回路７５には書込ポインタ１２のアドレス信号Ｓ３と
読出ポインタ１４のアドレス信号Ｓ４とが入力されてい
る。さらに、ＡＮＤ回路７６には書込ポインタ１２のア
ドレス信号Ｓ４と読出ポインタ１４のアドレス信号Ｓ５
とが入力されている。ＡＮＤ回路７２〜７６の出力信号
はＮＯＲ回路７７に入力されている。
【００４２】従って、書込ポインタ１２のアドレス信号
Ｓ５と読出ポインタ１４のアドレス信号Ｓ１とが共にＨ
レベルであると、ＡＮＤ回路７２の出力信号がＨレベル
となる。書込ポインタ１２のアドレス信号Ｓ１と読出ポ
インタ１４のアドレス信号Ｓ２とが共にＨレベルである
と、ＡＮＤ回路７３の出力信号がＨレベルとなる。書込
ポインタ１２のアドレス信号Ｓ２と読出ポインタ１４の
アドレス信号Ｓ３とが共にＨレベルであると、ＡＮＤ回
路７４の出力信号がＨレベルとなる。書込ポインタ１２
のアドレス信号Ｓ３と読出ポインタ１４のアドレス信号
Ｓ４とが共にＨレベルであると、ＡＮＤ回路７５の出力
信号がＨレベルとなる。さらに、書込ポインタ１２のア
ドレス信号Ｓ４と読出ポインタ１４のアドレス信号Ｓ５
とが共にＨレベルであると、ＡＮＤ回路７６の出力信号
がＨレベルとなる。このように、ＡＮＤ回路７２〜７６
のいずれか１つの出力信号がＨレベルになると、ＮＯＲ
回路７７からはＬレベルのフルフラグＦＳが出力され
る。すなわち、次にデータを読み出すべき記憶素子から
次にデータを書き込むべき記憶素子までの記憶素子の個
数がアドレスの発生順においてｍ（＝４）個である場
合、フルフラグ発生回路１７によってフルフラグＦＳを
高速に発生することができる。
Ｓ５と読出ポインタ１４のアドレス信号Ｓ１とが共にＨ
レベルであると、ＡＮＤ回路７２の出力信号がＨレベル
となる。書込ポインタ１２のアドレス信号Ｓ１と読出ポ
インタ１４のアドレス信号Ｓ２とが共にＨレベルである
と、ＡＮＤ回路７３の出力信号がＨレベルとなる。書込
ポインタ１２のアドレス信号Ｓ２と読出ポインタ１４の
アドレス信号Ｓ３とが共にＨレベルであると、ＡＮＤ回
路７４の出力信号がＨレベルとなる。書込ポインタ１２
のアドレス信号Ｓ３と読出ポインタ１４のアドレス信号
Ｓ４とが共にＨレベルであると、ＡＮＤ回路７５の出力
信号がＨレベルとなる。さらに、書込ポインタ１２のア
ドレス信号Ｓ４と読出ポインタ１４のアドレス信号Ｓ５
とが共にＨレベルであると、ＡＮＤ回路７６の出力信号
がＨレベルとなる。このように、ＡＮＤ回路７２〜７６
のいずれか１つの出力信号がＨレベルになると、ＮＯＲ
回路７７からはＬレベルのフルフラグＦＳが出力され
る。すなわち、次にデータを読み出すべき記憶素子から
次にデータを書き込むべき記憶素子までの記憶素子の個
数がアドレスの発生順においてｍ（＝４）個である場
合、フルフラグ発生回路１７によってフルフラグＦＳを
高速に発生することができる。
【００４３】例えば、図６に示すように、書込ポインタ
１２の書込アドレス信号Ｓ１と読出ポインタ１４の読出
アドレス信号Ｓ１とが共にＨレベルであるとする。この
状態では、ＡＮＤ回路６６の出力信号がＨレベルとな
り、ＮＯＲ回路７１からＬレベルのエンプティフラグＥ
Ｓが発生され、記憶部１１はエンプティとなる。
１２の書込アドレス信号Ｓ１と読出ポインタ１４の読出
アドレス信号Ｓ１とが共にＨレベルであるとする。この
状態では、ＡＮＤ回路６６の出力信号がＨレベルとな
り、ＮＯＲ回路７１からＬレベルのエンプティフラグＥ
Ｓが発生され、記憶部１１はエンプティとなる。
【００４４】この状態から、書込回路１３による記憶素
子へのデータの書き込みと書込ポインタ１２による書込
アドレス信号の発生が交互に行われて４つの記憶素子Ｃ
1 〜Ｃ4 にデータが書き込まれると、書込ポインタ１２
の書込アドレス信号Ｓ５がＨレベルとなる。このとき、
図７に示すように、読出ポインタ１４の読出アドレス信
号Ｓ１がＨレベルであるため、ＡＮＤ回路７２の出力信
号がＨレベルとなり、ＮＯＲ回路７７からＬレベルのフ
ルフラグＦＳが発生され、記憶部１１はフルとなる。
子へのデータの書き込みと書込ポインタ１２による書込
アドレス信号の発生が交互に行われて４つの記憶素子Ｃ
1 〜Ｃ4 にデータが書き込まれると、書込ポインタ１２
の書込アドレス信号Ｓ５がＨレベルとなる。このとき、
図７に示すように、読出ポインタ１４の読出アドレス信
号Ｓ１がＨレベルであるため、ＡＮＤ回路７２の出力信
号がＨレベルとなり、ＮＯＲ回路７７からＬレベルのフ
ルフラグＦＳが発生され、記憶部１１はフルとなる。
【００４５】さらに、読出回路１５による記憶素子から
のデータの読み出しと読出ポインタ１４による読出アド
レス信号の発生が交互に行われて４つの記憶素子Ｃ1 〜
Ｃ4のデータが読み出されると、読出ポインタ１４の読
出アドレス信号Ｓ５がＨレベルとなる。このとき、書込
ポインタ１２の書込アドレス信号Ｓ５がＨレベルである
ため、ＡＮＤ回路７０の出力信号がＨレベルとなり、Ｎ
ＯＲ回路７１からＬレベルのエンプティフラグＥＳが発
生され、記憶部１１はエンプティとなる。
のデータの読み出しと読出ポインタ１４による読出アド
レス信号の発生が交互に行われて４つの記憶素子Ｃ1 〜
Ｃ4のデータが読み出されると、読出ポインタ１４の読
出アドレス信号Ｓ５がＨレベルとなる。このとき、書込
ポインタ１２の書込アドレス信号Ｓ５がＨレベルである
ため、ＡＮＤ回路７０の出力信号がＨレベルとなり、Ｎ
ＯＲ回路７１からＬレベルのエンプティフラグＥＳが発
生され、記憶部１１はエンプティとなる。
【００４６】このように、本実施例のＦＩＦＯメモリ１
０では、書込ポインタ１２の書込アドレス信号と読出ポ
インタ１４の読出アドレス信号とが一致すると、エンプ
ティフラグ発生回路１６のみによってＬレベルのエンプ
ティフラグＥＳを高速に発生することができる。また、
書込ポインタ１２の書込アドレス信号がアドレスの発生
順において読出ポインタ１４の読出アドレス信号からｍ
（本実施例では４）だけ大きいとき、フルフラグ発生回
路１７のみによってＬレベルのフルフラグＦＳを高速に
発生することができる。
０では、書込ポインタ１２の書込アドレス信号と読出ポ
インタ１４の読出アドレス信号とが一致すると、エンプ
ティフラグ発生回路１６のみによってＬレベルのエンプ
ティフラグＥＳを高速に発生することができる。また、
書込ポインタ１２の書込アドレス信号がアドレスの発生
順において読出ポインタ１４の読出アドレス信号からｍ
（本実施例では４）だけ大きいとき、フルフラグ発生回
路１７のみによってＬレベルのフルフラグＦＳを高速に
発生することができる。
【００４７】また、本実施例の記憶部１１は連続した４
個の記憶素子にデータが書き込まれるとフルとなるが、
５個の記憶素子Ｃ1 〜Ｃ5 を有する。従って、書込回路
１３は書込ポインタ１２から出力される書込アドレス信
号がＨレベルのとき、その書込アドレス信号に対応する
記憶素子Ｃ1 〜Ｃ5 にデータを書き込めばよく、書込回
路１３をインバータ５１〜５５からなる簡単な構成とす
ることができる。
個の記憶素子にデータが書き込まれるとフルとなるが、
５個の記憶素子Ｃ1 〜Ｃ5 を有する。従って、書込回路
１３は書込ポインタ１２から出力される書込アドレス信
号がＨレベルのとき、その書込アドレス信号に対応する
記憶素子Ｃ1 〜Ｃ5 にデータを書き込めばよく、書込回
路１３をインバータ５１〜５５からなる簡単な構成とす
ることができる。
【００４８】なお、本発明は次のように任意に変更して
具体化することも可能である。 （イ）本実施例ではｍを４とし、ｎを１とした５個（＝
ｍ＋ｎ）の記憶素子Ｃ 1 〜Ｃ5 を有する記憶部１１を備
えたＦＩＦＯメモリ１０としたが、ｍを２以上の任意の
自然数とし、ｎを１以上の任意の自然数とした（ｍ＋
ｎ）個の記憶素子を有する記憶部を備えたＦＩＦＯメモ
リに実施してもよい。
具体化することも可能である。 （イ）本実施例ではｍを４とし、ｎを１とした５個（＝
ｍ＋ｎ）の記憶素子Ｃ 1 〜Ｃ5 を有する記憶部１１を備
えたＦＩＦＯメモリ１０としたが、ｍを２以上の任意の
自然数とし、ｎを１以上の任意の自然数とした（ｍ＋
ｎ）個の記憶素子を有する記憶部を備えたＦＩＦＯメモ
リに実施してもよい。
【００４９】（ロ）書込ポインタを書込クロックＷＣＫ
のパルスをカウントして複数ビットの信号を出力するカ
ウンタと、カウンタの出力信号を記憶素子を選択するた
めの選択信号にデコードするデコーダとにより構成して
もよい。このように書込ポインタを構成することによ
り、記憶部が大容量である場合、書込ポインタの大型化
を抑制することができる。
のパルスをカウントして複数ビットの信号を出力するカ
ウンタと、カウンタの出力信号を記憶素子を選択するた
めの選択信号にデコードするデコーダとにより構成して
もよい。このように書込ポインタを構成することによ
り、記憶部が大容量である場合、書込ポインタの大型化
を抑制することができる。
【００５０】（ハ）書込アドレス信号ＡＤ１〜ＡＤ５の
いずれか１つのみをＬレベルにするように書込ポインタ
１２を構成してそのＬレベルの書込アドレス信号に対応
する記憶素子に次にデータを書き込むようにするととも
に、読出アドレス信号Ｓ１〜Ｓ５のいずれか１つのみを
Ｌレベルにするように読出ポインタ１４を構成してその
Ｌレベルの読出アドレス信号に対応する記憶素子から次
にデータを読み出すようにする。そして、エンプティフ
ラグ発生回路を構成する５つの第１の２入力論理回路と
して２入力論理和（ＯＲ又はＮＯＲ）回路を使用すると
ともに、第２の論理回路として５入力論理積（ＡＮＤ又
はＮＡＮＤ）回路を使用する。また、フルフラグ発生回
路を構成する５つの第３の２入力論理回路として２入力
論理和（ＯＲ又はＮＯＲ）回路を使用するとともに、第
４の論理回路として５入力論理積（ＡＮＤ又はＮＡＮ
Ｄ）回路を使用する。特に、エンプティフラグ発生回路
を５つの２入力ＯＲ回路と５入力ＡＮＤ回路とにより構
成すると、同エンプティフラグ発生回路は前記実施例の
エンプティフラグ発生回路１６と同様にＬレベルのエン
プティフラグを発生することができる。また、フルフラ
グ発生回路を５つの２入力ＯＲ回路と５入力ＡＮＤ回路
とにより構成すると、同フルフラグ発生回路は前記実施
例のフルフラグ発生回路１７と同様にＬレベルのフルフ
ラグを発生することができる。
いずれか１つのみをＬレベルにするように書込ポインタ
１２を構成してそのＬレベルの書込アドレス信号に対応
する記憶素子に次にデータを書き込むようにするととも
に、読出アドレス信号Ｓ１〜Ｓ５のいずれか１つのみを
Ｌレベルにするように読出ポインタ１４を構成してその
Ｌレベルの読出アドレス信号に対応する記憶素子から次
にデータを読み出すようにする。そして、エンプティフ
ラグ発生回路を構成する５つの第１の２入力論理回路と
して２入力論理和（ＯＲ又はＮＯＲ）回路を使用すると
ともに、第２の論理回路として５入力論理積（ＡＮＤ又
はＮＡＮＤ）回路を使用する。また、フルフラグ発生回
路を構成する５つの第３の２入力論理回路として２入力
論理和（ＯＲ又はＮＯＲ）回路を使用するとともに、第
４の論理回路として５入力論理積（ＡＮＤ又はＮＡＮ
Ｄ）回路を使用する。特に、エンプティフラグ発生回路
を５つの２入力ＯＲ回路と５入力ＡＮＤ回路とにより構
成すると、同エンプティフラグ発生回路は前記実施例の
エンプティフラグ発生回路１６と同様にＬレベルのエン
プティフラグを発生することができる。また、フルフラ
グ発生回路を５つの２入力ＯＲ回路と５入力ＡＮＤ回路
とにより構成すると、同フルフラグ発生回路は前記実施
例のフルフラグ発生回路１７と同様にＬレベルのフルフ
ラグを発生することができる。
【００５１】
【発明の効果】以上詳述したように、請求項１の発明に
よれば、簡単な回路構成でフルフラグ又はエンプティフ
ラグを高速に発生できるとともに、書込回路を簡略化で
きる。
よれば、簡単な回路構成でフルフラグ又はエンプティフ
ラグを高速に発生できるとともに、書込回路を簡略化で
きる。
【００５２】請求項２の発明によれば、エンプティフラ
グが高速に発生される。請求項３の発明によれば、フル
フラグが高速に発生される。
グが高速に発生される。請求項３の発明によれば、フル
フラグが高速に発生される。
【図１】本発明の原理説明図
【図２】一実施例のＦＩＦＯメモリを示すブロック図
【図３】記憶素子を示す回路図
【図４】一実施例の書込ポインタを示す回路図
【図５】ＦＩＦＯメモリへの書き込みを示すタイミング
チャート
チャート
【図６】一実施例のエンプティフラグの発生を示す説明
図
図
【図７】一実施例のフルフラグの発生を示す説明図
【図８】従来のＦＩＦＯメモリを示すブロック図
【図９】従来例のエンプティフラグの発生を示す説明図
【図１０】従来例のフルフラグの発生を示す説明図
１ 記憶部 ２，１２ 書込ポインタ ３，１３ 書込回路 ４，１４ 読出ポインタ ５ 読出回路 ６，１６ エンプティフラグ発生回路 ７，１７ フルフラグ発生回路 ６６〜７０ 第１の２入力論理回路としての２入力ＡＮ
Ｄ回路 ７１ 第２の論理回路としてのＮＯＲ回路 ７２〜７６ 第３の２入力論理回路としての２入力ＡＮ
Ｄ回路 ７７ 第４の論理回路としてのＮＯＲ回路 Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n 記憶素子
Ｄ回路 ７１ 第２の論理回路としてのＮＯＲ回路 ７２〜７６ 第３の２入力論理回路としての２入力ＡＮ
Ｄ回路 ７７ 第４の論理回路としてのＮＯＲ回路 Ｃ1 〜Ｃm ，Ｃm+1 〜Ｃm+n 記憶素子
Claims (3)
- 【請求項１】 記憶素子にアドレス順にデータが書き込
まれるとともに、書き込まれた順に前記記憶素子からデ
ータが読み出され、かつ、ｍ個（ｍは２以上の自然数）
の記憶素子にデータが記憶されるとフルとなり、データ
が書き込まれたすべての記憶素子からデータが読み出さ
れるとエンプティとなる半導体記憶装置であって、 連続するアドレスが割り付けられた（ｍ＋ｎ）個（ｎは
１以上の自然数）の記憶素子を有する記憶部と、 データを書き込むべき記憶素子を選択するための書込ア
ドレス信号を前記連続アドレスに従って順次発生するた
めの書込ポインタと、 前記書込ポインタの書込アドレス信号に対応する記憶素
子にデータを書き込むための書込回路と、 データを読み出すべき記憶素子を選択するための読出ア
ドレス信号を前記連続アドレスに従って順次発生するた
めの読出ポインタと、 前記読出ポインタの読出アドレス信号に対応する記憶素
子からデータを読み出すための読出回路と、 前記書込ポインタの書込アドレス信号と前記読出ポイン
タの読出アドレス信号とを比較し、書込アドレス信号と
読出アドレス信号とが一致するときエンプティフラグを
発生するためのエンプティフラグ発生回路と、 前記書込ポインタの書込アドレス信号と前記読出ポイン
タの読出アドレス信号とを比較し、書込アドレス信号が
アドレスの発生順において読出アドレス信号からｍだけ
大きいとき、フルフラグを発生するためのフルフラグ発
生回路とを備える半導体記憶装置。 - 【請求項２】 前記エンプティフラグ発生回路は、（ｍ
＋ｎ）個の第１の２入力論理回路と、（ｍ＋ｎ）個の第
１の２入力論理回路の出力を入力する第２の論理回路と
を備え、前記各第１の２入力論理回路は前記書込ポイン
タ及び読出ポインタの等しい書込アドレス信号及び読出
アドレス信号を入力している請求項１に記載の半導体記
憶装置。 - 【請求項３】 前記フルフラグ発生回路は、（ｍ＋ｎ）
個の第３の２入力論理回路と、（ｍ＋ｎ）個の第３の２
入力論理回路の出力を入力する第４の論理回路とを備
え、前記各第３の２入力論理回路は前記読出ポインタの
１つの読出アドレス信号を入力するとともに、前記アド
レスの発生順において読出アドレス信号からｍだけ大き
い前記書込ポインタの書込アドレス信号を入力している
請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322373A JPH08180667A (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322373A JPH08180667A (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08180667A true JPH08180667A (ja) | 1996-07-12 |
Family
ID=18142926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6322373A Pending JPH08180667A (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08180667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
-
1994
- 1994-12-26 JP JP6322373A patent/JPH08180667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |