JPH1050966A - 光半導体集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 光ＩＣは、遮光膜を用いて不要な光を遮断し
ているが、未だフォトダイオードの開口部、チップの周
辺及びチップの側辺から光が侵入し、光ＩＣの誤動作を
引き起こす原因となっていた。 【解決手段】 フォトダイオードの形成領域３６と演算
回路の形成領域３７との境界にメタル３０を配置する。
また演算回路周囲にもメタル３３，３４，４３を設け
る。このメタルは、半導体層とのコンタクトホールＣＨ
やメタル３４とのコンタクトホールＴＨが設けられるた
め、光が侵入してもここの側壁により反射し、演算回路
への侵入を抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光半導体集積回路
に関するもので、遮光膜の開口部やチップ周辺部等から
入射した光よって生じる光電流の影響を無くした光半導
体集積回路に関するものである

【０００２】

【従来の技術】従来、光電変換に使用されるフォトダイ
オードとこの光電流を演算するためのバイポーラ素子等
が一体化されてなるＩＣが、マルチメディアブームによ
って脚光を浴びている。例えば特公平５−２７９９０号
等はその一例である。この技術は、基板上に配置された
メタルの部分は光を遮り、動作に影響を与えるような光
電流は発生しないが、フォトダイオードに対応する遮光
膜開口部、ＩＣの周辺部又は側面は、メタルで覆われて
いない部分が有るので、この部分から光が吸収され、光
電変換され素子の動作に影響を与える。そのため、半導
体基板の周辺にダミーフォトダイオードを設け、ここで
発生した光電流を積極的に吸い出してその影響を無くし
ているものである。

【０００３】図５はその一例を示したものである。Ｐ型
の半導体基板１０の上には、Ｎ型の半導体層１１が積層
され、この半導体層１１の表面から基板１０にまで到達
したＰ＋型の分離領域１２によりアイランドが形成さ
れ、ここのアイランドにはＴｒ、フォトダイオード等が
形成されている。符号１３を仮にダミーフォトダイオー
ドとし、基板と半導体層でＰＮ型のフォトダイオードを
構成し、ここの半導体層１１を例えばＶＣＣに、Ｐ型半
導体基板１０をＧＮＤにすれば、ここで発生する電子は
ＶＣＣへ、正孔はＧＮＤへ流れ、光電流の影響を無くす
ことができる。またフォトダイオードとなる半導体層１
１にＰ＋型の拡散層を形成し、Ｐ＋型拡散層とＮ型の半
導体層でＰＮ型のフォトダイオードを構成した場合、当
然拡散層がＧＮＤに印加される。このフォトダイオード
でも同様に光電流の影響を無くすことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、図５の
矢印で示すように、金属メタルが配置されていない領域
から、強い光が斜めに入射した場合、基板と絶縁膜の界
面１４、遮光膜１５と絶縁膜１６の界面１７との間で多
重反射を繰り返し、ダミーフォトダイオード以外の領域
に侵入し、誤動作を引き起こしてしまう問題が未だ残っ
てしまう。

【０００５】

【課題を解決するための手段】本発明は斯上した課題に
鑑みてなされ、第１に、前記光素子が形成される第１の
領域と、演算を行う素子が形成された第２の領域との境
界の実質全域に、下方に向かうスルーホールを設け、こ
のスルーホールを介して電極を設けることで解決するも
のであり、この構成により、第１の領域から侵入した光
は、スルーホールの側壁またはこれと一体の電極の裏面
で反射し、外部に光を放出させる事ができる。また距離
的に離間されているので、光電流は再結合して消滅した
り、ＧＮＤに印加されている分離領域に吸収され、また
抵抗分により光電流の流入が抑制されて第２の領域への
影響を無くしている。

【０００６】第２に、図１のように、チップの左半分に
フォトダイオードが、右半分に演算回路が形成された場
合に於いて、この間のほぼ全域に、下方に向かうスルー
ホールを設け、このスルーホールを介して電極を設ける
ことで解決するものである。前述同様に、第１の領域か
ら侵入した光をスルーホールの側壁またはこれと一体の
前記電極の裏面で遮断している。また距離的に離間する
ことで第２の領域の影響を抑制している。

【０００７】第３には、半導体チップの周辺や側面から
の光の侵入が考えられるため、前記スルーホールおよび
電極を第３の側辺の残りの部分および第４の側辺の残り
の部分のほぼ全域に形成し、第２の側辺には、電極パッ
ド列の内側に設けることで解決するものである。

【０００８】

【発明の実施の形態】以下に本発明の第１の実施の形態
を図面を参照しながら詳細に説明する。まず図３と図４
は、同一チップであり、図３がフォトダイオードの構造
を示し、右側の省略部分は、図４の右側に示した。図３
のフォトダイオードは、Ｐ＋型の分離領域２０で囲まれ
たアイランドに形成され、このＮ型のアイランドには、
Ｎ＋型の拡散領域２１が設けられている。この拡散領域
２１は、カソード領域の抵抗を下げる働きと、周囲に形
成されてカソード電極２２のコンタクト抵抗を下げる働
きをしている。このカソード電極２２の外周には、前記
分離領域２０とコンタクトしたアノード電極２３が形成
されている。従って、例えば、Ｐ型の半導体基板とこの
上のＮ型のアイランドでＰＮ型のフォトダイオードが構
成され、分離領域２０と外側の分離領域２４で囲まれた
ダミーアイランド２５が、従来例で説明したダミーフォ
トダイオードとなる。

【０００９】ここでダミーアイランド２５は、省略した
遮光膜とコンタクトし、この遮光膜がＶＣＣパッドとつ
ながっている。従って、ここで発生する光電流は、電子
が遮光膜に、正孔が分離領域や基板に吸収される。また
カソード電極２２は、演算回路の入力へつながってい
る。上層に形成された金属層（ここではＡｌ）から成る
遮光膜は、後述する演算回路も含めて遮光され、カソー
ド電極２２の内側領域、つまり光が入射される領域は開
口されている。従ってここに入射される光は、光電流と
なり検出演算され、所定の機能を達成する。しかし遮光
膜の開口部から斜めに入射してきた光は、図３の右側、
つまり演算回路の方へ多重反射を繰り返して侵入する。
しかし従来例でも説明したように、ダミーフォトダイオ
ードにより演算回路に影響を与える光電流を吸収する
が、全てが吸収されるわけではない。

【００１０】続いて、フォトダイオード以外の領域を図
４を使って説明する。図の一点鎖線で示す左の四角形が
図２で説明したフォトダイオードの部分であり、符号３
０、３１、３２で示すメタルの下層には、前述したダミ
ーアイランド２５が延在されている。図４の右側の一点
鎖線で形成された四角形は、これから説明するコンデン
サも含めて演算回路を構成する。まずフォトダイオード
の形成される第１の領域３６と演算回路が構成される第
２の領域３７との間には、光遮断用のメタル３０、３
１、３２が設けられ、この右隣には、コンデンサ３８が
設けられている。ここで３０〜３２と分割されているの
は、カソード電極２２およびアノード電極２３が演算回
路の方へ延在されているためである。例えばこの配線を
２層目に配置すれば分割の必要はなく、一体で形成が可
能である。

【００１１】更に上辺３９、下辺４０には、演算回路３
７を囲むように光遮断用のメタル３３、３４が設けら
れ、このメタル３３、３４の内側には、コンデンサ４
１、４２が設けられている。ここで符号４３で示すもの
は、光遮断用のメタルでパッド４３から延在される配線
のために４つに分割されている。当然パッドが３つを越
えればそれ以上に分割されることになる。

【００１２】次に図１のＡ−Ａ線に対応する断面図を図
６に示す。５０はＰ型の単結晶シリコン半導体基板、５
１は基板２０上に気相成長法により形成したＮ型の半導
体層で、この半導体層５１の表面から半導体基板５１に
到達する様にＰ＋型の分離領域５２が形成されている。
この分離領域５２で囲むことでアイランドが形成され、
前述の如くこのアイランドにはフォトダイオード、コン
デンサ、Ｔｒ等が形成される。

【００１３】またここで半導体層は、Ｉ型でもよく、２
層以上形成されても良い。例えば第１層として、Ｉ型
（実質真性である）の第１の半導体層、２層目としてＩ
型（実質真性である）の第２の半導体層を形成しても良
い。ここで実質真性としたのは、本来真性で半導体層を
積層しても、基板のＰ型不純物が拡散されて非常に低濃
度のＰ型になったり、チャンバーの汚染具合によりＰ型
或いはＮ型にもなる。しかし極めて低濃度であればフォ
トダイオードの空乏層は広がるので実質問題ではない。

【００１４】ここで光遮断用のメタル３０は、下層にあ
るダミーフォトダイオード２５とコンタクトしており、
このメタル３０は遮光膜５３とコンタクトしている。ま
たダミーフォトダイオード２５と隣接した分離領域５２
（図３では符号２４）を介してコンデンサ３８が形成さ
れるアイランド５４が設けられている。アイランド５４
は、Ｎ型またはＩ型の半導体層で表面にはＮ＋型または
Ｐ＋型の下層電極領域５５が形成されている。また絶縁
膜５６が開口され、下層電極領域５５が露出されこの上
には、コンデンサの誘電体層となる絶縁膜、例えばシリ
コン窒化膜５７が被覆され、この上には上層電極５８が
被着され、隣接した位置には下層電極５９が下層電極領
域５５とオーミックコンタクトしている。また図４のコ
ンデンサに示す×印は、ここから演算回路へ延在される
配線のコンタクト部分を示す。

【００１５】続いて図４のＢ−Ｂ線に対応する断面図と
して図１及び図２を示す。光遮断用のメタルの構造を示
すもので、図１は、ダミーフォトダイオード２５とコン
タクトホールＣＨを介してコンタクトし、遮光膜５３は
スルーホールＴＨを介してコンタクトしているため、例
えば全側辺でコンタクトしていれば、この孔ＣＨやＴＨ
に埋め込まれている電極、遮光膜裏面およびメタル３４
の裏面が光の反射手段となる。つまり矢印の方から侵入
したものは、これら反射手段を介して反射される。ここ
では遮光膜を含めて２層メタルであるが、３層・・・と
成る場合もある。

【００１６】つまり側辺３９、４０の右半分は、全てに
渡りこの光遮断用のメタルが配置されているので、側辺
に対応するチップエッヂや側面からの光侵入があっても
演算回路側への侵入を抑制することができる。一般にダ
ミーフォトダイオードのアイランドは前述したようにＶ
ＣＣにつった方が効果があるため孔ＣＨ、ＴＨが必要で
あるが、ダミーフォトダイオードをフローティングにし
ておいても良い。つまりダミーフォトダイオードの中で
発生する光電流は、吸収できないが、孔ＴＨ、遮光膜５
３およびメタル３４により矢印に入った光は反射させる
ことが可能となり、演算回路への影響を抑制することが
できる。特に図４を見れば、部分的に切れてはいるが光
遮断用のメタルが演算回路を囲むように配置されている
ため、演算回路の全ての領域からの光侵入を抑制するこ
とができる。

【００１７】本発明の特徴とするところは、前記光遮断
用のメタルの配置にあり、第１として光素子形成領域３
６と演算回路３７との間に設けられ、光電流の演算回路
へ侵入を防止することにある。予めメタルにより反射さ
せ、残りの光をダミーフォトダイオード２５で吸収する
ため、演算回路への影響を極力抑制することができる。
またここでは、吸収できない光電流が、演算回路の方に
向かっても、コンデンサが配置されているので、この離
間距離の間で流入電流の抑制が可能である。

【００１８】特にコンデンサは、上層電極５７と下層電
極５８の電位差および誘電体層の膜厚でその容量値が決
定されるため、殆ど光電流の影響を受けない。特に誘電
体層（絶縁膜）は、光を透過し、絶縁膜にトラップされ
ず電荷の変動があるわけではない。従ってコンデンサの
配置により、光素子と演算回路とは距離的に離間され、
この間で光電流が再結合されたり、分離領域や基板に吸
収されたり、また距離的に離間されることに依る抵抗分
により演算回路への流入を抑止することができる。

【００１９】例えば図４では、左半分に光素子、右半分
に演算回路が形成されているので、中央をライン３９か
らライン４０に渡るように回路とフォトダイオードの間
にメタルを設けることで、演算回路への影響を抑制する
ことができる。また光素子が、チップの一部（例えばチ
ップの１／４）に形成される場合は、図４のような一側
辺だけではなく他の光素子配置領域部分も囲む必要があ
る。

【００２０】第２に、図４のように、チップの左半分に
光素子が配置され、右半分に演算回路が配置される場
合、光はチップの周辺からも侵入してくるので上辺３９
の右半分、下辺４０の右半分にもメタル３３、３４が配
置される。この配置により演算回路全周に渡り、チップ
周辺からの光侵入を防止できる。

【００２１】

【発明の効果】以上に説明した通り、光素子が形成され
る第１の領域と演算回路が形成される第２の領域との境
界に、多重反射してくる光を反射するメタルを設けるこ
とで、演算回路への光侵入を抑制することができる。ま
たメタルの配置により第１の領域と第２の領域を距離的
に離間できるので、光電流は再結合して消滅する。また
下にダミーフォトダイオードを形成していれば、メタル
でできるだけ光を遮断し、遮断しきれなかった光による
光電流をダミーフォトダイオードで吸収することができ
る。従って光電流の流入が抑制されて第２の領域への影
響を無くすことができる。

【００２２】第２に、図４のように、チップの左半分に
フォトダイオードが、右半分に演算回路が形成された場
合に於いて、この間のほぼ全域に、メタルを設けること
で第２の領域への影響を無くすことができる。更には、
演算回路が形成される右半分の側辺に、前記メタルを設
ければ、遮光膜がくり抜かれた光入射領域や半導体チッ
プ周辺から入射される光による光電流を第１の手段で説
明したような原理により抑制することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明した光半導体集積回
路の断面図である。

【図２】本発明の実施の形態を説明した光半導体集積回
路の断面図である。

【図３】本発明の実施の形態を説明した光半導体集積回
路の平面図である。

【図４】本発明の実施の形態を説明した光半導体集積回
路の平面図である。

【図５】従来の光半導体集積回路を説明する断面図であ
る。

【図６】図４のＡ−Ａ線に対応する断面図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に半導体層が積層され、光
   検出用の光素子が組み込まれる光半導体集積回路におい
   て、 前記半導体層には前記光素子が形成される第１の領域
   と、前記光素子の演算を行う素子が形成された第２の領
   域を有し、前記第１の領域と前記第２の領域との境界の
   実質全域に、下方に向かうスルーホールを設け、このス
   ルーホールを介して電極が設けられ、 前記第１の領域から侵入した光を前記スルーホールの側
   壁またはこれと一体の前記電極の裏面で遮断することを
   特徴とした光半導体集積回路。
2. 【請求項２】 半導体チップの一要素である半導体層に
   光検出用の光素子が組み込まれる光半導体集積回路にお
   いて、 前記半導体チップは、実質方形状で、相対向する第１の
   側辺と第２の側辺、および第３の側辺と第４の側辺を有
   し、 前記光素子が形成される第１の領域は、前記第１の側
   辺、第３の側辺の一部および第４の側辺の一部で成る配
   置領域で構成され、 前記光素子の演算を行う素子が形成される第２の領域
   は、第２の側辺、第３の側辺の残りの部分および第４の
   側辺の残りの部分で実質的になる配置領域で構成され、 前記第１の領域と前記第２の領域との境界のほぼ全域
   に、下方に向かうスルーホールを設け、このスルーホー
   ルを介して電極が設けられ、 前記第１の領域から侵入した光を前記スルーホールの側
   壁またはこれと一体の前記電極の裏面で遮断することを
   特徴とした光半導体集積回路。
3. 【請求項３】 前記電極は、第３の側辺の残りの部分お
   よび第４の側辺の残りの部分のほぼ全域に形成され、第
   ２の側辺は、電極パッド列の内側に設けられる請求項２
   記載の光半導体集積回路。