KR100312279B1 - 광전변환장치및이미지센서 - Google Patents

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Abstract

제1 도전형의 제1 반도체 영역을 포함하는 수광 소자, 제1 반도체 영역의 표면 상에 형성된 제2 도전형의 제2 반도체 영역, 제1 반도체 영역 상에 형성된 투명한 절연층 및 절연층 상에 형성된 광-차폐층을 포함하고, 제2 반도체 영역보다 더 큰 영역을 갖는 개구부를 가지는 수광 소자를 포함하는 광전 변환 장치가 제공되고, 여기서 수광 소자는 단일 개구부에 다수의 제2 반도체 영역을 포함하고, 단일 개구부에 제2 반도체 영역은 서로 전기적으로 접속되고 이미지 센서는 상기 장치를 사용한다.

Description

광전 변환 장치 및 이미지 센서{PHOTOELECTRIC CONVERSION APPARATUS AND IMAGE SENSOR}
본 발명은 반도체 기판내에 형성된 수광 소자를 갖는 광전 변환 장치, 및 이미지 센서에 관한 것이다.
근래에, 선형 광전 변환기 분야에서, 감소 광학 시스템을 이용하는 CCD 및 복수의 반도체 광센서 칩을 탑재한 등배율 이미지 센서가 급속도로 개발되었다.
광전 변환 장치에서의 수광 소자는 보통 반도체의 pn 접합에 의해 형성된 광다이오드를 포함한다. 예를 들면, 일본 공개 특허 공보 제55-154784호에 개시된 것처럼, 기판과 동일한 도전형을 가지며 기판보다 불순물 농도가 높은 영역이, 기판 표면 상에서 생성되는 암전류를 감소시키기 위해서 pn 접합이 형성되지 않은, 기판 표면부에 형성되는 구조가 또한 제안된다. 반면에, 선형 광전 변환 장치에 대한 수광 소자로서, 예를 들면 일본 공개 특허 공보 제61-264758호에 개시된 pn 접합에 의해 형성된 접합 커패시턴스를 감소하는 구조와 일본 공개 특허 공보 제1-303752호에 개시된 스크라이브된 칩 에지(scribed chip edge)로 인해 암전류를 감소시키는 구조 등과 같은 다양한 구조가 제안된다.
그러나, 그러한 수광 소자가 pn 접합에서 광캐리어 (photocarrier)를 축적하는 증폭형 광전 변환 장치에 적용되고, 전하-전압 변환 수단을 이용하는 신호 전압을 판독하는 경우, 고 감도가 얻어질 수 없다.
증폭형 광전 변환 장치에 있어서, 광 출력은 아래와 같으며,
여기서, Qp는 pn 접합에 축적된 전하량이고, Cs는 광전 변환부의 커패시턴스이다.
광다이오드, MOS 소스-폴로어 회로, 및 리셋 MOS 회로를 포함하는 증폭형 광전 변환 장치의 경우, 광전 변환부의 커패시턴스(Cs)는 아래와 같으며,
여기서, Cpd는 pn 광다이오드의 pn 접합 커패시턴스이고, Ca는 광전 변환부에 접속된 다른 커패시턴스이며, 커패시턴스는 MOS 소스-폴로어 회로를 형성하는 MOS 트랜지스터의 게이트 커패시턴스 및 리셋 MOS 트랜지스터를 형성하는 MOS 트랜지스터의 소스/웰 접합 커패시턴스, 소스/게이트 오버래핑 커패시턴스, 배선 커패시턴스 등을 포함한다.
그러므로, 고감도를 실현하기 위해서, 광캐리어는 효과적으로 축적되어야 하며, 광캐리어가 축적되는 광전 변환부의 커패시턴스는 최소화되어야 한다.
그러나, 반도체 기판의 것과는 반대의 도전형을 갖는 영역을 반도체 기판내에 형성함에 의해 얻어진 광다이오드를 이용하는 콘택 이미지 센서에 있어서, 예를 들면 300dpi의 해상도에서의 화소 피치는 약 84.7마이크론이므로, 개구부와 거의 동일한 영역을 갖는 pn 접합이 광캐리어를 효과적으로 판독하는데 필요하나, 수학식(2)에서의 광다이오드부의 pn 접합 커패시턴스(Cpd)는 증가한다.
반면에, pn 접합 영역이 광다이오드 부의 pn 접합 커패시턴스(Cpd)를 감소하기 위해 줄어드는 경우, pn 접합 영역 상에 축적된 광캐리어가 감소된다.
일본 공개 특허 공보 제61-264758호는 축적 영역의 접합 커패시턴스를 감소시키도록 환형 또는 부분 절단 환형을 갖는 축적부를 형성하기 위한 기술을 개시한다.
그러나, 일본 공개 특허 공보 제55-154784호에 개시된 것과 같이 기판과 동일한 도전형을 갖고 기판보다 고농도의 불순물을 갖는 영역이 기판 표면상에 생성되는 암전류를 억제하기 위해 형성되는 경우, 공핍층은 접합 주변에서 얇아지고, pn 접합 커패시턴스에 의존한 주변 길이는 일본 공개 특허 공보 제55-154784호의 제2도에 도시된 것처럼 증가한다.
그러므로, pn 접합 영역이 감소하더라도 주변 길이가 증가하는 영향으로 pn 접합의 커패시턴스값이 충분히 감소될 수 없기 때문에 일본 공개 특허 공보 제61-264758호에 개시된 구조는 고감도를 이룰 수 없다.
반면에, 반도체 소자의 최근의 마이크로패터닝 기술의 개발에 따라, 장벽 금속 즉, 반도체 확산층과 접촉하는 배선 재료로 Ti, TiN 등을 이용하는 기술이 보통 사용된다.
그러므로, p-형 확산층과 만족할 만한 옴 접촉을 얻기 위해서, 반도체 확산층의 불순물 농도는 Al이 배선 재료로 사용된 경우보다 더 높다.
그러나, 종래 기술에서, 광다이오드부의 p-형 영역의 불순물 농도가 증가하는 경우, 암전류는 증가하고 이들은 또한 큰 폭으로 가변한다.
이러한 암전류는 아마도 p-형과 n형 영역 사이의 접합부 및 반도체/산화층 인터페이스에서 암전류를 억제하기 위해 형성된 p-형과 n-형 사이의 접합부에서의 p-형 층의 불순물 농도를 증가시킴으로써 공핍층에서 존재하는 결정 결함의 증가에 의해 생성되거나, 또는 접합부 주변에서 국부적으로 생성된 고전계에 의해 생성된다.
p-형 영역의 불순물 농도가 암전류를 억제하기 위해 감소하는 경우, p-형 영역에서의 접촉 저항은 증가하고, 그 변이는 또한 커지며, 결과적으로 광전 변환 장치의 특성 변화가 커진다.
즉, 종래 기술에 일반 마이크로패터닝 기술을 적용함에 있어서, 암전류가 증가하고 암전류가 가변하는 문제점이 있다.
본 발명의 목적은 고감도 수광부를 갖는 광전 변환 장치 및 이미지 센서를 제공하는 것이다.
본 발명의 다른 목적은 암전류를 감소할 수 있는 광전 변환 장치 및 이미지 센서를 제공하는 것이다.
상술한 목적을 이루기 위해서, 본 발명에 따르면, 제1 도전형의 제1 반도체 영역, 제1 반도체 영역의 표면에 형성되고 제2 도전형인 제2 반도체 영역, 제1 반도체 영역 상에 형성된 투명 절연층, 및 절연층 상에 형성되고 제2 반도체 영역보다 더 큰 영역의 개구부를 갖는 광 차폐층을 포함하는 수광 소자를 포함하되, 수광 소자는 단일 개구부내에 제2 반도체 영역과 등가의 복수의 제2 반도체 영역을 가지며, 단일 개구부내의 복수의 제2 반도체 영역은 서로 전기적으로 접속된다.
또한, 본 발명에 따르면, 회로 보드 상에 복수의 광전 변환을 탑재함에 의해 형성된 이미지 센서가 제공되는데, 복수의 광전 변환 장치 각각은 제1 도전형의 제1 반도체 영역, 제1 반도체 영역의 표면 상에 형성된 제2 도전형의 제2 반도체 영역, 제1 반도체 영역 상에 형성된 투명 절연층, 및 절연층 상에 형성되고 제2 반도체 영역보다 더 큰 영역을 갖는 개구부를 가지는 광-차폐층을 포함하는 수광 소자를 포함하되, 수광 소자는 단일 개구부내에 제2 반도체 영역과 등가인 복수의 제2 반도체 영역을 가지며, 단일 개구부내의 복수의 제2 반도체 영역은 서로 전기적으로 접속된다.
또한, 본 발명에 따르면, 제1 도전형의 제1 반도체 영역, 제1 반도체 영역의 표면 상에 형성된 제2 도전형의 제2 반도체 영역, 제2 반도체 영역내에 형성되고 제2 반도체 영역보다 고도의 불순물 농도를 가지는 제2 도전형의 제3 반도체 영역, 제3 반도체 영역에 전기적으로 접속된 제1 도전 재료, 제1 도전 재료 상에 형성된 투명 절연층, 및 절연층 상에 형성되고 제2 반도체 영역보다 큰 영역을 갖는 개구부를 가지는 광 차폐층을 포함하는 수광 소자를 포함하는 광전 변환 장치가 제공된다.
또한, 본 발명에 따르면, 회로 보드 상에 복수의 광전 변환 장치를 탑재함에 의해 형성된 이미지 센서가 제공되며, 복수의 광전 변환 장치 각각은 제1 도전형의 제1 반도체 영역, 제1 반도체 영역의 표면 상에 형성된 제2 도전형의 제2 반도체 영역, 제2 반도체 영역내에 형성되고 제2 반도체 영역보다 고도의 불순물 농도를 갖는 제2 도전형의 제3 반도체 영역, 제3 반도체 영역에 전기적으로 접속된 제1 도전형 재료, 제1 도전형 재료 상에 형성된 투명 절연층, 및 절연층 상에 형성되며 제2 반도체 영역보다 더 큰 영역을 갖는 개구부를 가지는 광 차폐층을 포함하는 수광 소자를 포함한다.
상술한 구조로, 고품질의 이미지가 얻어질 수 있다.
도 1은 본 발명의 제1 실시예에 따른 광전 변환 장치의 수광부의 구조를 도시하는 개략적인 평면도.
도 2는 도 1의 선 2-2를 따라 절단된 구조를 도시하는 개략적인 단면도.
도 3은 도 1의 선 3-3을 따라 절단된 구조를 도시하는 개략적인 단면도.
도 4는 개구부의 감광 분포를 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 한 화소에 대한 구조를 도시하는 평면도.
도 6은 본 발명의 도 5의 선 6-6을 따라 절단된 구조를 도시하는 단면도.
도 7은 본 발명의 제2 실시예에 있어서의 한 화소에 대한 등가 회로도.
도 8은 본 발명의 제3 실시예에 따른 한 화소의 구조를 도시하는 평면도.
도 9는 도 8의 선 9-9를 따라 절단된 구조를 도시하는 단면도.
도 10은 본 발명의 제3 실시예에 있어서의 화소에 대한 등가 회로도.
도 11은 본 발명의 제4 실시예에 따른 한 화소의 구조를 도시하는 평면도.
도 12는 본 발명의 도 11의 선 12-12를 따라 절단된 구조를 도시하는 단면도.
도 13은 본 발명의 제5 실시예에 따른 광전 변환 장치의 수광부의 구조를 도시하는 평면도.
도 14는 본 발명의 도 13의 선 14-14를 따라 절단된 구조를 도시하는 단면도.
도 15는 본 발명의 제6 실시예에 따른 화소부의 구조를 도시하는 평면도.
도 16은 본 발명의 도 15의 선 16-16을 따라 절단된 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1', 1'' : p-형 영역
2, 2', 2'' : 배선
3 : 광차폐층
4, 4', 4'' : 개구부
10, 10', 10'' : 전하-전압 변환 수단
도 1은 본 발명의 제1 실시예에 따른 광전 변환 장치의 수광부의 구조를 도시하는 개략적인 평면도이고, 도 2는 도 1의 선 2-2를 따라 절단된 구조를 도시하는 개략적 단면도이며, 도 3은 도 1의 선 3-3을 따라 절단된 구조를 도시하는 개략적인 단면도이다.
본 발명의 실시예는 n-형 반도체 기판을 예로 들어 아래에 설명된다. 그러나, 본 발명은 n-형 반도체 기판에만 제한되지 않고, p-형 반도체 기판이 사용된 경우에도 동일한 효과를 얻을 수 있다.
도 1을 참조하면, 개구부(4, 4' 및 4'')가 광-차폐층(3)내에 형성되어 수광 어레이를 형성한다. 개구부(4, 4' 및 4'')내에, 2개의 각각의 p-형 영역(1, 1' 및 1'')이 각각 n-형 반도체 기판(5)의 표면 상에 형성되어 n-형 반도체 기판과 함께 pn 접합을 형성한다. 복수의 p-형 영역은 단일 개구부내에 형성되며, 내부결선(2)를 통해 서로 접속된다.
전하-전압 변환 수단(10, 10', 및 10'')은 n-형 반도체 기판(5)내에 생성되고 p-형 영역(1, 1', 및 1'')내에 축적된 광캐리어를 기초로 전하 신호를 각각 전압 신호로 변환한다. 예를 들면, MOS 증폭기 또는 MOS 트랜지스터를 사용하는 MOS 소스-폴로어 회로는 사용에 적합하며, 광전하는 이들 회로를 통해 전압 신호로 변환된다.
도 2 및 3을 참조로, 기판보다 고농도의 n-형 반도체 영역(8)이 n-형 반도체 기판(5)의 표면 상에 형성되고, 투명 절연층(6 및 7)이 n-형 반도체 기판(5)과 내부결선(2) 사이에 및 내부결선(2)과 광-차폐층(3) 사이에 형성된다.
본 발명에서, 1014내지 1017cm-3정도의 불순물 농도를 갖는 n-형 반도체 기판(5)이 사용될 수 있다. 양호하게는, 기판(5)은 1014내지 1016cm-3정도의 불순물 농도를 갖는다.
각각의 p-형 영역(1)은 양호하게는 약 1018내지 1022cm-3정도의 불순물 농도를 갖는다. 도 1, 2, 및 3에서, 각각의 p-형 영역은 내부결선 영역보다 더 넓거나 내부결선 영역보다 더 좁다. 또한, 도 1, 2, 및 3에서, 각각의 p-형 영역은 장방형으로 형성된다. 별도로는, 주변 길이를 감소하기 위해서, 각각의 p-형 영역은 환형으로 형성되거나 또는 상이한 형태 및 크기를 갖는 영역이 형성될 수 있다.
n-형 영역(8)은 n-형 반도체 기판(5)의 표면 상에 형성되어 기판(5)과 절연층(6) 사이의 인터페이스 주변에서 생성된 암전류를 감소시키며, 그 표면부에 약 1016내지 1018cm-3정도의 불순물 농도를 가져야 한다. n-형 영역은 각각의 p-형 영역과 직접 접촉하지 않는 오프셋을 가지도록 형성되거나, 또는 불순물 농도가 p-형 영역보다 낮은 경우에는 오프셋이 없는 전체 표면에서 형성될 수 있다.
투명 절연층(6 및 7) 및 내부결선(2)에 대해서, 통상 실리콘 공정에서 사용되는 재료가 본 발명에 적용될 수 있다.
광-차폐층(3)은 내부결선으로서 작용하는 금속으로 구성되거나, 또는 다른 유기 재료 또는 무기 재료로 형성될 수 있다. 이 광차폐층을 부분적으로 제거함으로써 형성된 각각의 개구부(4)는 접촉 이미지 센서가 300dpi 정도의 광해상도를 갖는 경우의 한 에리어 영역으로서 약 80×50㎛의 크기를 갖는다.
본 발명의 효과는 도 4를 참조로 아래에 설명된다. 도 4는 도 4에서의 I-II 부분을 슬릿-빔 광(slit-beam light)으로 조사하고, 수평 방향으로 개구부(4)를 주사함에 의해 얻어진 출력(즉, 수평 방향의 개부부(4)의 광 감도 분포)을 도시한다. 도 4로부터 알 수 있듯이, 본 발명에서, pn 접합의 공핍층 부분에서 생성된 광캐리어는 각각의 p-형 영역 상에 효과적으로 축적되나, 기판 내의 중립 영역에서 생성된 광캐리어는 실질적으로 동위원소적으로 산란되고 재 결합되어, p-형 영역으로부터 간격을 증가시킴에 따라 광 출력이 감소한다. 이러한 방식으로, 개구부(4)내의 2개의 p-형 영역(1)에서의 광 출력이 높으므로, 복수의 p-형 영역이 형성되는 경우, 높은 광학 출력 레벨이 보장된다.
따라서, 복수의 p-형 영역이 각각의 개구부(4)내에 형성되므로, p-형 영역의 주변 길이의 총합은 최소가 될 수 있고, 개구부내에서 생성된 광캐리어는 효과적으로 축적될 수 있다.
도 5는 본 발명의 제2 실시예에서의 한 화소에 대한 구조를 도시하는 평면도이고, 도 6은 도 5의 선 6-6을 따라 절단된 횡단면도이며, 도 7은 도 5의 한 화소에 대한 등가 회로도이다.
이 실시예에서, 4개의 pn 접합이 각각의 개구부(4)내에서 형성된다. 280Ω의 시트 저항을 갖는 4개의 p-형 영역(1)이 1Ωcm의 저항을 갖는 n-형 반도체 기판의 표면 상에 형성되어, 각각이 pn 접합을 형성한다. n-형 영역(8)은 각각의 p-형 영역으로부터의 오프셋을 가지도록 기판(5)의 표면 상에 형성된다. 이러한 n-형영역(8)의 표면 농도는 약 5×1016cm-3이다. 내부결선(2) 및 광-차폐층(3)은 Al로 형성된다. 투명한 절연층(6)은 SiO2와 BPSG(BoroPhosphoSilicate 유리: 붕소 및 인을 함유한 실리카 유리)의 2층 구조를 가지고, 투명한 절연층(7)은 SiO층을 사용한다. SiN층은 광-차폐층(3)상에 보호층(9)으로서 형성된다.
도 7을 참조하면, 이러한 실시예에서, 각 수광 소자로서 동작하는 4개의 광다이오드(30)들은 화소마다 형성된다. 1개의 광다이오드(30)는 도 6에서 1개의 pn 접합과 같다. 광다이오드(30)의 p-형 영역(1)은 리셋 NMOS 트랜지스터(31)와 PMOS 소스-폴로어 트랜지스터(32)의 입력 노드에 접속되고, 그것의 출력은 출력 신호(VOUT)를 얻기위하여 전하-전합으로 변환된다.
각 84.7㎛의 화소 피치를 갖는 11개의 센서칩들 및 각 상기 배치를 갖는 234개의 화소들은 폭 21.8㎝, A4-크기의 밀착형 이미지 센서를 형성하기 위하여 유리 에폭시 기판 상에 탑재되었다. 다수의 칩들을 정렬하여 밀착형 이미지 센서를 형성시, 인접한 칩들 사이의 접합들의 피치는 이미지 판독 해상도 피치보다 더 작게되도록 각 개구부의 크기를 줄임으로써 화소 피치와 거의 같게 될 수 있다는 것을 주목해야 한다. 특히, 300dpi용 화소 피치는 약 8.5㎛로 설정되었고, 개구부 피치는 약 50.0㎛로 설정되었다. 이러한 구조로, 칩과 동일한 해상도가 심지어 접합에서도 얻어질 수 있다. 동일한 것이 다음 실시예에 적용된다.
이러한 실시예와 감도를 최대화하기 위한 애뉼러 패턴으로 p-형 영역을 배치함으로써 최적화되는 이전 기술 사이의 감도 비교시, 이러한 실시예의 감도는 이전기술의 대략 1.3배였다.
상기 기술된 제1 또는 제2 실시예에서, 기판의 농도보다 더 높은 농도를 갖는 n-형 반도체 영역(8)이 n-형 반도체 기판(5)상에 형성되지만, 그러한 것이 항상 요구되어지는 것은 아니다. 그러나, n-형 반도체 영역(8)을 형성함으로써, 암전류가 감소될 수 있다.
도 8은 본 발명의 제3 실시예에 따른 1개의 화소에 대한 구조를 도시하는 평면도이고, 도 9는 도 8에서 선 9-9를 따라 절단된 구조를 도시하는 단면도이고, 도 10은 1개의 화소에 대한 등가 회로도이다.
이러한 실시예에서, 각 개구부(4)는 상이한 크기를 갖는 7개의 환형 pn 접합을 포함한다.
7개의 n-형 영역(101)은 pn 접합을 형성하기 위하여 10Ω·㎝의 저항성을 갖는 p-형 반도체 기판(105)의 표면 상에 형성된다. 또한, p-형 영역(108)은 n-형 영역(101)을 제외한 기판(105)의 전체 표면상에 형성된다. 이러한 p-형 영역의 표면 농도는 대략 1×1017㎝-3이다.
내부결선(2) 및 광-차폐층(3)은 Al로 형성된다. 투명한 절연층(6)은 SiO2및 BPSG의 2층 구조를 가지고, 투명한 절연층(7)은 SiO층을 사용한다. SiN층은 광-차폐층(3)상에 보호층(9)으로서 형성된다.
도 10을 참조하면, 이러한 실시예에서, 광-수신 소자들로서 작동하는 7개의 광다이오드(40)들은 화소마다 형성된다. 1개의 광다이오드(40)는 도 8에서 1개의pn 접합과 같다. 광다이오드(40)의 n-형 영역(1)은 리셋 PMOS 트랜지스터(43)와 NMOS 소스-폴로어 트랜지스터(44)의 입력 노드에 접속된다. PMOS 트랜지스터(43)는 광다이오드(40)상의 임의의 잔여 전하들을 리셋하기 위하여 턴온되고, 그후 이미지광의 양에 대응하는 광전하들은 시간의 소정의 주기동안 축적된다. 그런 다음, NMOS 트랜지스터(44)가 전하-전압 변환을 하기 위하여 턴 온됨에 따라, NMOS 트랜지스터(44)의 동작에서 일정한 전류 회로를 사용하여 출력 신호(VOUT)을 얻을 수 있다.
각 127㎛의 화소 피치를 갖는 11개의 센서 칩들 및 각 상기 배치를 갖는 158개의 화소들은 폭 22㎝, A4 크기의 접촉 이미지 센서를 형성하기 위하여 유리 에폭시 기판 상에 탑재되었다.
상기 기술된 제3 실시예에서, 기판 상의 농도보다 더 높은 농도를 갖는 p-형 반도체 영역(108)은 p-형 반도체 기판(105)상에 형성되지만, 그러한 것이 항상 요구되는 것은 아니다. 그러나, p-형 반도체 영역(108)을 형성함으로써, 암전류가 감소될 수 있다.
도 11은 본 발명의 제4 실시예에 따른 1개 화소에 대한 구조를 도시하는 평면도이고, 도 12는 도 11에서 선 12-12를 따라 절단된 구조를 도시하는 단면도이다.
이러한 실시예는 4개의 pn 접합들이 광캐리어들의 보정 효율성을 향상시키기 위하여 각 개구부에 형성되는 화소 배치를 채택한다.
약 1,000Ω의 시트 저항을 갖는 제1 p-형 영역(12)은 n-형 반도체 기판(11)과 제1 p-형 영역(12) 사이에 pn 접합을 형성하기 위하여 8Ω·㎝의 저항성을 갖는 n-형 반도체 기판(11)의 표면 상에 형성된다.
또한, 약 70Ω의 시트 저항을 갖는 제2 p-형 영역(13)은 제1 p-형 영역(12) 내에 형성된다.
또한, 제1 n-형 영역(14)은 기판(11)의 표면 상에 형성된다. 이러한 n-형 영역(14)의 표면 농도는 대략 8×1016㎝-3이다.
제2 p-형 영역에 접속될 금속 내부결선은 TiN층(15) 및 Al층(26)의 2층 구조를 가지며, 화소내에 형성된 4개의 아일랜드 pn 접합 영역에 전기적으로 접속한다.
투명한 절연층(17)은 SiO2및 BPSG의 2층 구조를 가지고, 투명한 절연층(18)은 SiO층을 사용한다. 광-차폐층(19)은 Al로 형성된다. SiN층은 광-차폐층(19) 상에 보호층(22)으로서 형성된다.
이러한 실시예에서, 기판 내의 무극 영역에서 발생된 광캐리어들의 보정 효율성을 향상시키고 동위 원소적으로 산란되기 위해서, 다수의 작은 pn 접합들은 화소 내에 형성된다.
84.7㎛의 화소 피치를 갖는 11개의 센서 칩들 및 각 상기 배치를 각각 갖는 234개의 화소들은 A4 크기의 접촉 이미지 센서들을 만드는 광전 변환 장치를 형성하기 위하여 유리 에폭시 기판 상에 탑재되었다.
이러한 실시예와 이러한 실시예에서 본 발명의 특징적인 특색으로서의 제1p-형 영역(12)을 가지지 않는 종래 기술 사이의 암전류들을 비교할 때, 본 발명의 암전류는 이전 기술의 암전류에 대략 1/10이었다.
상기 실시예에서, 광전 변환 화소들이 예시되었다. 평면 영역 내의 효과적인 화소에 의해 얻어진 광전하들은 예를 들어, 출력선 상으로 전압을 판독하기 위하여 MOS 구조를 갖는 소스-폴로어 회로에 의해 전하-전압 전환되고, 출력 전압과 암전류 사이의 차가 계산된다. 그런 다음, 차이 신호는 새딩 보정, 감마 보정 등에 영향을 받고, 보정된 신호는 이미지 신호로서의 출력이다.
제4 실시예에서, 기판의 농도보다 더 높은 농도를 갖는 n-형 반도체 영역(14)은 n-형 반도체 기판(11) 상에 형성되지만, 그러한 것이 항상 요구되는 것은 아니다. 그러나, n-형 반도체 영역(14)을 형성함으로써, 암전류가 감소될 수 있다.
도 13은 본 발명의 제5 실시예에 따른 광전 변환 장치의 수광부의 구조를 도시하는 개략적 평면도이고, 도 14는 도 13에서 선 14-14를 따라 절단된 구조를 도시하는 개략적 단면도이다.
도 13 및 도 14에서, 제1 p-형 영역(12, 12' 및 12'')은 n-형 반도체 기판(11)과 함께 pn접합으로서 수광 소자들을 형성하기 위하여 제1 반도체 영역으로서 작동하는 n-형 반도체 기판(11)의 표면 상에 제2 반도체 영역으로서 형성된다.
또한, 제1 p-형 영역보다 더 높은 불순물 농도를 갖는 제2 p-형 영역(13, 13' 및 13'')은 제1 p-형 영역(12, 12' 및 12'')에서 제3 반도체 영역으로서 형성되고, 옴접촉(접촉 홀들)(15, 15' 및 15'')들을 통해 금속 내부결선(16, 16' 및 16'')에 전기적으로 접속된다.
또한, n-형 반도체 기판(11)보다 더 높은 불순물 농도를 갖는 제1 n-형 영역(14)은 n-형 반도체 기판(11) 상에 형성된다.
반면, 제1 투명한 절연층(17)은 제1 n-형 영역(14)을 통해 n-형 반도체 기판(11)상에 형성되고, 금속 내부결선 영역(16, 16' 및 16'')은 제2 p-형 영역(13, 13' 및 13'')보다 더 작은 접촉홀(15, 15' 및 15'')들을 통해 제2 p-형 영역(13, 13' 및 13'')에 접속된다.
또한, 제2 투명한 절연층(18)은 제1 절연층(17) 및 금속 내부결선 영역(16, 16'및 16'') 상에 형성되고, 제1 p-형 영역(12, 12' 및 12'')보다 더 큰 개구부(20, 20' 및 20'')를 갖는 광-차폐층(19)은 제2 절연층(18) 상에 형성된다.
본 발명의 배치에서, 도 14의 점선(21)은 pn 접합으로 역바이어스의 인가시의 공핍을 나타낸다.
본 발명에서, 제1 반도체 영역으로서, n-형 반도체 기판(11), n-형 반도체 기판 상에 성장된 에피택시얼층 또는 n-형 반도체 기판(11)과 에피택시얼층 사이에서 고농도 매입층을 갖는 구조가 사용될 수 있다. 광캐리어들의 보정 효율성을 향상시키고 pn 접합의 공핍층(21)을 확장함으로써 접합 커패시턴스를 감소시키는 효과를 얻기 위해서, 제1 반도체 영역(11)의 표면 근처의 불순물 농도는 양호하게 약 1014내지 1017㎝-3에서 설정되고, 더욱 양호하게는 1014내지 1016㎝-3에서 설정된다.
각 제1 p-형 영역(12)은 n-형 반도체 기판(11)과 제1 n-형 영역(14) 사이에서 pn 접합을 형성한다. 제1 p-형 영역(12)은 pn 접합의 공핍층 영역 내의 결점을 최소화하고 그리고 임의의 과도한 전계를 막기 위하여 양호하게 형성된다. 더욱 특히, 제1 p-형 영역(12)의 불순물 농도는 대략 1017내지 1019㎝-3에서 설정되고, 불순물을 충분하게 활성화할 수 있는 열처리로 형성된다.
각 제2 p-형 영역(13)은 광캐리어들을 판독하기 위하여 사용된 금속 내부결선 영역(16)과 접촉하는 만족할 만한 옴을 얻기 위하여 약 1019내지 1020으로 비교적 높은 농도를 가지기 위하여 형성된다. 제2 p-형 영역(13)이 공핍층이 제2 p-형 영역으로 확장되는 것을 방지하기 위하여 제1 p-형 영역(12) 내부에 형성됨에 따라, 암전류들이 억제될 수 있다는 것을 주목해야 한다.
제1 n-형 영역(14)은 n-형 반도체 기판(11)과 제1 절연층(17) 사이의 인터페이스에서 발생된 암전류들을 억제하기 위하여 형성되고, 양호하게 영역이 인터페이스 부근에서 감소되는 것을 방지하고 제1 p-형 영역(12)과 결합하여 특히, 1016내지 1018㎝-3에서 결점을 감소시킬 수 있는 불순물 농도를 가진다.
제1 n-형 영역(14)은 제1 p-형 영역(12)과 직접적으로 접촉되지 않도록 오프셋으로 형성될 수 있다. 그러나, 영역(14)이 제1 p-형 영역(12)보다 충분하게 더 낮은 불순물 농도를 가질 때, 영역(14)은 반도체 기판(11)과 제1 절연층(17) 사이의 인터페이스로부터 발생된 암전류들을 감소하는 효과를 증가시키는 임의의 오프셋의 사용없이도 전체 표면 상에 양호하게 형성된다.
금속 내부결선 영역(16)은 정상 실리콘 처리에서 장벽 금속으로서 사용된 금속을 사용할 수 있다. 특히, Ti, W, Pt, Mo, Hf, Co, 등과 같은 고융점 금속 및 주성분으로서 상기 금속을 포함하는 합성물을 사용할 수 있다. 도 11 및 도 12에서, 금속 내부결선 영역은 단층 구조를 가지지만, 장벽 금속 및 Al의 2층 와이어링 구조 또는 3개 이상의 층들을 포함하는 와이어링 다층 구조를 가질 수 있다.
투명한 절연층(17 및 18)들과 같이, 종래의 실리콘 처리에서 사용된 SiO2, SiO, SiN 등의 재료들은 본 발명에서 적용될 수 있다.
또한, 광-차폐층(19)은 금속을 사용하여 내부결선으로서 작동하거나, 다른 유기 물질 또는 비유기 물질로서 사용될 수 있다. 광-차폐층(19)을 부분적으로 제거함으로써 형성된 각 개구부(20)는 300dpi 또는 등가의 광학 해상도를 갖는 접촉 이미지 센서의 경우에 약 80×50㎛의 크기를 갖는다.
또한, 본 발명은 p-형 반도체 기판에서 동일한 효과를 얻을 수 있고, 이러한 실시예에서 반대인 도전형을 가질 수 있다. 그러나, 정상 실리콘 처리와 함께 접합성의 관점에서, 제1 반도체 영역이 n 도전형을 가질 때 얻어진 효과는 더욱 명백하다.
도 15는 본 발명의 제6 실시예에 따른 1개의 화소에 대한 구조를 도시하는 평면도이고, 도 16은 도 15에서 선 16-16을 따라 절단된 구조를 도시하는 단면도이다.
이러한 실시예에서, n-형 매입층(23) 및 n-형 에피택시얼층(25)은 n-형 반도체 기판(11) 상에 형성된다. n-형 반도체 기판(11)의 불순물 농도는 약 1016㎝-3이고, n-형 매입층(23)의 불순물 농도는 최대 약 1018㎝-3이고, 에피택시얼층의 불순물 농도는 약 1015㎝-3이다.
제1 p-형 영역12(12', 12''), 제2 p-형 영역13(13', 13''), 및 제1 n-형 영역(14)은 에피택시얼층(25)의 표면부에 형성된다. 이들 영역들의 불순물 농도는 각각 제1 p-형 영역의 표면 부근에서 대략 2×1018㎝-3이고, 제2 p-형 영역(13)의 표면 부근에서 대략 1020㎝-3이고, 제1 n-형 영역(14)의 표면 부근에서 대략 5×1016㎝-3이다. 제1 p-형 영역(12)의 접합 깊이는 약 0.5㎛이고, 제2 p-형 영역(13)의 접합 깊이는 0.3㎛이다.
이러한 실시예에서, 제1 n-형 영역(14)은 화소로 전체 표면 내에 이온을 주입함으로써 형성된다.
또한, 이러한 실시예에서, 조밀하게 도포된 제2 n-형 영역(24)은 각 개구부(20)의 에지들 부근에서 형성된다. 제2 n-형 영역(24)의 불순물 농도는 표면 근처의 대략 2×1019㎝-3이고, n-형 매입층(23)과 접합하여 근처의 대략 3×1017㎝-3이다.
한편, 이러한 실시예에서, 화소내의 에피택시얼층(25)으로서에피택시얼층(25) 보다 더 높은 불순물 농도를 갖는 영역에 의해 구속되고, 에피택시얼층(25) 내의 무극 영역에서 발생된 광캐리어들은 제2 p-형 영역(13) 상에 효과적으로 축적될 수 있다. 한편, 각 제2 p-형 영역(13)은 작은 크기를 가지고 접합 커패시턴스를 줄이기 위하여 형성됨에 따라, 고감도에 적당한 구조를 제공한다.
제2 p-형 영역(13)에 접촉하는 금속 내부결선(16)은 Ti층(16)과 Al층(26)의 2층 구조를 사용한다.
제1 n-형 영역(14) 또는 제1 및 제2 p-형 영역(12 및 13)을 통해 에피택시얼 층(25) 상에 형성된 투명한 절연층(17)은 SiO2및 BPSG의 2층 구조를 가지고, 투명한 절연층(18)은 SiO층을 사용한다. 또한, 광-차폐층(19)은 Al을 사용하고, SiN층은 광-차폐층(19) 상에 보호층(22)으로서 형성된다. 이러한 실시예에서, 화소마다 개구부(20)의 크기는 대략 80㎛×50㎛이다.
또한, 84.7㎛의 화소 피치를 갖는 센서칩 및 각 상기 언급된 배치를 갖는 234개의 화소들이 형성되었고, 11개의 센서칩들이 A4 크기의 접촉 이미지 센서로서 작동하는 광전 변환 장치를 형성하기 위하여 유리 에폭시 기판 상에 탑재되었다.
이전 기술에서 개시된 바와 같이, 이러한 실시예 사이의 암전류들을 비교하는 경우와 본 발명의 특징적인 특색으로서 제1 p-형 영역(12)이 형성되지 않는 경우에, 본 발명에서 측정된 전류는 이전 기술로 측정된 전류의 1/10이다.
제5 및 제6 실시예에서, 기판보다 더 높은 농도를 갖는 n-형 반도체 영역(14)은 n-형 반도체 기판(11) 상에 형성되지만, 그러한 것이 항상 요구되는 것은 아니다. 그러나, n-형 반도체 영역(14)을 형성함으로써, 암전류들이 감소될 수 있다.
상기 기술된 바와 같이, 다시 말해서, 제1 내지 제4 실시예에 따라, 다수의 pn 접합들이 각 개구부 내에 형성되고 서로 전기적으로 접속되어 있기 때문에, 광캐리어들은 효과적으로 축적되고 축적부의 커패시턴스는 감소될 수 있다. 한편, 광전 변환 장치의 감도는 이전 기술과 비교하여 향상될 수 있고, 매우 주목할만한 효과들이 얻어질 수 있다.
제5 및 제6 실시예에 따라, 심지어 장벽 금속을 사용하는 정상 실리콘 처리가 광전 변환 장치에 응용되더라도, 암전류를 줄일 수 있는 고성능 광전 변환 장치가 실현될 수 있고, 따라서 대단한 효과를 제공할 수 있다.
본 발명의 많은 폭넓은 상이한 실시예들은 본 발명의 정신 및 범주에 벗어남 없이도 구성될 수 있다. 본 발명이 첨부된 청구 범위에서 한정된 것을 제외하고는, 명세서에서 기술된 특정 실시예로 제한되지 않는다는 것을 이해해야 한다.

Claims (26)

  1. 제1 도전형의 제1 반도체 영역,
    상기 제1 도전형의 제1 반도체 영역의 표면상에 형성된 제2 도전형의 제2 반도체 영역, 및
    상기 제2 반도체 영역보다 더 큰 면적을 갖는 개구부를 갖는 차광층
    을 포함하는 수광 소자를 포함하는 광전 변환 장치에 있어서,
    상기 수광 소자는 단일 개구부내에 상기 제2 반도체 영역과 동일한 다수의 제2 반도체 영역을 포함하며, 상기 단일 개구부내의 상기 다수의 제2 반도체 영역이 서로 전기적으로 접속된 것을 특징으로 하는 광전 변환 장치.
  2. 제1항에 있어서, 상기 제1 반도체 영역의 표면상에 형성되고 상기 제1 반도체 영역보다 더 높은 불순물 농도를 갖는 제1 도전형의 제2 반도체 영역을 더 포함하는 것을 특징으로 하는 광전 변환 장치.
  3. 제1항에 있어서, 상기 제2 반도체 영역이 아일랜드 형태를 갖는 것을 특징으로 하는 광전 변환 장치.
  4. 제1항에 있어서, 상기 제2 반도체 영역이 전하-전압 변환 수단에 전기적으로 접속된 것을 특징으로 하는 광전 변환 장치.
  5. 제1항에 있어서, 상기 제2 반도체 영역이 MOS 트랜지스터의 게이트에 전기적으로 접속된 것을 특징으로 하는 광전 변환 장치.
  6. 제1항에 있어서, 상기 수광 소자와 동일한 다수의 수광 소자가 형성된 것을 특징으로 하는 광전 변환 장치.
  7. 제2항에 있어서, 상기 수광 소자와 동일한 다수의 수광 소자가 형성된 것을 특징으로 하는 광전 변환 장치.
  8. 회로 기판상에 제6항의 다수의 광전 변환 장치들을 장착하여 형성된 이미지 센서.
  9. 회로 기판상에 제7항의 다수의 광전 변환 장치들을 장착하여 형성된 이미지 센서.
  10. 제8항에 있어서, 상기 제2 반도체 영역이 아일랜드 형태를 갖는 것을 특징으로 하는 이미지 센서.
  11. 제8항에 있어서, 상기 제2 반도체 영역이 전하-전압 변환 수단에 전기적으로접속된 것을 특징으로 하는 이미지 센서.
  12. 제8항에 있어서, 상기 제2 반도체 영역이 MOS 트랜지스터의 게이트에 전기적으로 접속된 것을 특징으로 하는 이미지 센서.
  13. 제1 도전형의 제1 반도체 영역,
    상기 제1 반도체 영역의 표면상에 형성된 제2 도전형의 제2 반도체 영역,
    상기 제2 반도체 영역내에 형성되며 상기 제2 반도체 영역보다 더 높은 불순물 농도를 갖는 제2 도전형의 제3 반도체 영역,
    상기 제3 반도체 영역에 전기적으로 접속된 제1 도전 재료,
    상기 제1 도전 재료상에 형성된 투명 절연층, 및
    상기 절연층상에 형성되며 상기 제2 반도체 영역보다 더 큰 면적을 갖는 개구부를 갖는 차광층
    을 포함하는 수광 소자를 포함하는 광전 변환 장치.
  14. 제13항에 있어서, 상기 제1 반도체 영역의 표면상에 형성되며 상기 제1 반도체 영역보다 더 높은 불순물 농도를 갖는 제1 도전형의 제4 반도체 영역을 더 포함하는 것을 특징으로 하는 광전 변환 장치.
  15. 제13항에 있어서, 상기 절연층은
    상기 제1 반도체 영역상에 형성되며 상기 제3 반도체 영역보다 작은 콘택홀을 갖는 제1 투명 절연층, 및
    상기 제1 절연층과 상기 제1 도전 재료상에 형성된 제2 투명 절연층
    을 포함하고,
    상기 제1 도전 재료는 상기 콘택홀을 통해 상기 제3 반도체 영역에 전기적으로 접속된 것을 특징으로 하는 광전 변환 장치.
  16. 제14항에 있어서, 상기 절연층은
    상기 제1 반도체 영역상에 형성되며 상기 제3 반도체 영역보다 작은 콘택홀을 갖는 제1 투명 절연층, 및
    상기 제1 절연층과 상기 제1 도전 재료상에 형성된 제2 투명 절연층
    을 포함하고,
    상기 제1 도전 재료는 상기 콘택홀을 통해 상기 제3 반도체 영역에 전기적으로 접속된 것을 특징으로 하는 광전 변환 장치.
  17. 제13항에 있어서, 상기 제1 도전형은 n 도전형이고, 상기 제2 도전형은 p 도전형이고, 상기 제1 도전 재료는 티타늄, 텅스텐, 백금, 몰리브덴, 하프늄 및 코발트로 이루어진 그룹에서 선택된 재료를 포함하는 것을 특징으로 하는 광전 변환 장치.
  18. 제13항에 있어서, 상기 제3 반도체 영역과 상기 제1 반도체 영역간의 접합 깊이가 상기 제2 반도체 영역과 상기 제1 반도체 영역간의 접합 깊이보다 큰 것을 특징으로 하는 광전 변환 장치.
  19. 제13항에 있어서, 상기 제1 반도체 영역의 불순물 농도는 약 1014내지 1016㎝-3이고,
    상기 제2 반도체 영역의 표면 근처의 불순물 농도는 1017내지 1019㎝-3이고, 상기 제3 반도체 영역의 표면 근처의 불순물 농도는 1019내지 1021㎝-3이고, 상기 제2 반도체 영역의 표면 근처의 불순물 농도는 1016내지 1018㎝-3인 것을 특징으로 하는 광전 변환 장치.
  20. 제13항에 있어서, 상기 수광 소자와 동일한 다수의 수광 소자가 형성된 것을 특징으로 하는 광전 변환 장치.
  21. 제14항에 있어서, 상기 수광 소자와 동일한 다수의 수광 소자가 형성된 것을 특징으로 하는 광전 변환 장치.
  22. 제15항에 있어서, 상기 수광 소자와 동일한 다수의 수광 소자가 형성된 것을특징으로 하는 광전 변환 장치.
  23. 회로 기판상에 제20항의 다수의 광전 변환 장치를 장착하여 형성된 이미지 센서.
  24. 제23항에 있어서, 상기 제1 도전형은 n 도전형이고, 상기 제2 도전형은 p 도전형이고, 상기 제1 도전 재료는 티타늄, 텅스텐, 백금, 몰리브덴, 하프늄 및 코발트로 이루어진 그룹에서 선택된 재료를 포함하는 것을 특징으로 하는 이미지 센서.
  25. 제23항에 있어서, 상기 제3 반도체 영역과 상기 제1 반도체 영역간의 접합 깊이가 상기 제2 반도체 영역과 상기 제1 반도체 영역간의 접합 깊이보다 큰 것을 특징으로 하는 이미지 센서.
  26. 제23항에 있어서, 상기 제1 반도체 영역의 불순물 농도는 약 1014내지 1016㎝-3이고,
    상기 제2 반도체 영역의 표면 근처의 불순물 농도는 1017내지 1019㎝-3이고, 상기 제3 반도체 영역의 표면 근처의 불순물 농도는 1019내지 1021㎝-3이고, 상기 제2 반도체 영역의 표면 근처의 불순물 농도는 1016내지 1018㎝-3인 것을 특징으로하는 이미지 센서.
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