KR100545801B1 - 전자기 복사 탐지기, 이러한 탐지기를 사용하는 고감도 픽셀구조 및 이러한 탐지기 제조방법. - Google Patents
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Abstract
본 발명은 반도체의 방사선감응공간과 판독출력회로와의 접합부간에 작지만 효과적인 장벽을 가지며 반도체 기판에서 방사선에 의해 발생된 전하 캐리어를 수집하는 접합부와 반도체 기판간에는 장벽이 없거나 더 낮은 장벽을 가지는 반도체 기초 방사선 탐지를 발표한다.
Description
본 발명은 반도체 기초 전자기 방사선 탐지기 분야에 관계한다. 특히, 전자기 방사선 탐지를 위해 큰 방사선 감응영역 또는 하이필(high fill) 인자를 갖는 반도체 픽셀 구조와 반도체 탐지기가 발표된다. 본 발명은 이러한 탐지기 제조방법에도 관계한다.
전자기방사선을 탐지하는 반도체 기초 센서 및 장치는 당해 분야에 공지된다. 이러한 센서의 예는 EP-A-739039 및 WO 93/19489 에 발표된다. 이들 센서는 CMOS 또는 MOS 기술로 반도체 기질에 삽입된다. 이들 센서에서, 반도체 기판에서 방사선에 의해 발생된 전하 캐리어를 모으는 영역은 각각 n형 전도성 또는 p형 전도성인 기판과 p-n 또는 n-p 접합부를 형성한다. 이러한 접합부는 수집 접합부(collection junction)이라 불린다. CMOS 또는 MOS 기술로 삽입된 이미지 센서중에 수동 픽셀을 갖는 CMOS 또는 MOS 이미지 센서와 능동 픽셀을 갖는 CMOS 또는 MOS 이미지 센서는 구별된다. EP-A-739039 및 WO 93/19489 의 센서는 능동 픽셀 센서이다.
능동 픽셀은 광감응 요소 또는 픽셀의 성분상에 수집된 전하를 증폭하도록 픽셀에 집적된 수단을 가지게 구성된다. 수동 픽셀은 상기 수단을 가지지 않으므로 픽셀에 집적되지 않으며 픽셀을 향해 긴 라인으로 연결되는 전하감응 증폭기를 필요로 한다. 능동 픽셀의 추가 전자소자 덕택에 능동픽셀 이미지 센서는 더욱 정교한 기능을 수행할 수 있으며 센서에 기초한 이미지 장치 또는 시스템의 성능에도 장점이 된다. 상기 기능은 여과, 고속 동작 또는 더욱 극단의 조명 상태에서의 동작을 포함할 수 있다. 그러나 픽셀 표면의 상당 부분이 판독출력회로에 사용된다는 것은 능동 픽셀 CMOS 또는 MOS 이미지 센서의 주요 결함이며 또한 더 적은 정도이지만 수동 픽셀 센서의 결함이다.
p-n 또는 n-p 접합부의 전하 감응 공간이 접합부의 고갈층보다 크다는 것은 공지이다. 사실상 수집 접합으로부터 소위 재결합 길이내에 발생된 모든 전하는 접합부에 확산하여 수집될 기회를 가진다. 이러한 메카니즘을 기초로 하여 적은 접합부를 가지지만 큰 광감응 공간을 갖는 센서 제조가 가능하다. 광센서는 3×2㎛의 접합부와 15㎛의 재결합 길이를 가지게 제조될 수 있다. 따라서, 이러한 탐지기는 30㎛ 직경의 광감응 지역을 가진다. 그러나, 판독출력 회로와 같은 비관련 전자회로가 이러한 수집 접합부 근처에 위치하면 수집 접합부에 도달할 전하의 일부가 판독출력회로의 성분 또는 접합부에 의해 수집된다. 그러므로 판독출력회로에 사용되는 탐지기지역상에 떨어진 빛에 의해 발생된 전하캐리어가 주로 판독출력 회로의 접합부에 의해 수집된다. 그러므로 픽셀에서 판독출력회로가 차지하는 영역은 방사선을 수집하기 위해 손실되므로 능동픽셀 기초 센서의 낮은 필인자 또는 낮은 감도의 이유가 된다.
A. Theuwissen의 "전하 커플 장치를 사용한 고체상태 이미지화"라는 책(Kluwer Academic publishers, 1995 ISBN 0-7923-3456-6)은 CCD 및 MOS 카메라와 같은 반도체 기초 영상장치 분야의 현상태를 개괄한다. 상기 책의 7장은 픽셀의 유효 필 인자나 감도 증진 문제를 다룬다. 이것은 마이크로 렌즈의 사용이나 광전환 상부층 사용과 같은 방법을 다룬다.
"XYW 탐지기, 2차원 입자 탐지기" (Bart Dierickx, Nuclear Instruments and Method in Physics Research, Vol. A275 (1989), p.542-544)라는 문헌에서 제 4 도는 반도체 기초 픽셀장치를 제조하는 4가지 방법을 보여준다. 첫 번째 방법은 고전적 CMOS 가공에 기초한다. 이 방법의 단점은 반도체 표면의 일부가 판독출력회로에 의해 점유되기 때문에 낮은 필인자를 갖는다는 점이다. 다른 방법은 비표준 CMOS 기술 : 플립-칩(범프 결합), SOI(실리콘-온-절연체) 기술을 사용하거나 광자감응지대를 비정질 상부층에 이동시킴으로써 필인자문제를 해결하고자 한다.
"집적된 증폭 및 전하저장용량을 갖는 반도체 탐지기의 설계 및 성능" (P. Klein, Nuclear Instruments and Methods in Physics Research, Vol. A305 (1991) pp. 517-526)라는 문헌에서 제 2 도는 트랜지스터 접합부를 갖는 반도체 기초 센서를 보여주는데, 반도체 기질에 발생된 전하는 접합부 기초 장벽에 의해 트랜지스터의 소스 및 드레인 접합부로 확산하는 것이 방지되며 게이트에 구속되며 게이트는 소스 및 드레인과 접촉한다.
급속(avalanche) 포토 다이오드(ADP)가 당해 분야에 공지된다. ADP는 p++/p-/p+/n++ 층을 가지는 구조로 구성되는데, p++층은 뒷면 접촉부이며 p-층은 탐지층이고 p+층은 전자의 급속 배가에 사용되며 n++층은 배가된 전자 수집층이다. 도핑제 수준과 배가층의 폭은 매우 중요하다. 게다가 이러한 구조에 적용된 전압은 매우 높고 구조의 전기적 파괴수준에 가깝다. p-/p+ 층 전이부는 전자 확산 장벽으로가 아니라 급속 배가장치로 작용한다.
반도체 기초 전자기방사선 탐지장치가 본 발명의 목적인데, 상기 방사선에 의해 반도체에 발생된 모든 전하 캐리어는 판독출력회로 영역및 접합부가 아니라 수집지역 및 접합부에 수집됨을 특징으로 한다.
본 발명은 반도체 기판을 포함한 전자기 방사선 탐지기에 관계하며, 상기 기판은 제 1 영역과 제 2 영역을 포함하며, 상기 제 1 영역 및 제 2 영역은 상기 방사선에 의해 상기 기판에 발생된 전하 캐리어를 수집하는 역할을 한다. 상기 기판은 상기 전하캐리어가 상기 제 2 영역으로 확산하는 것은 방해하는 장벽을 형성하는 제 3 영역을 더욱 포함한다.
기판과 제 1 영역사이에는 장벽이 존재하지 않거나 상기 제 2 영역과 상기 기질간에 있는 장벽보다 낮은 장벽이 존재한다.
상기 제 3 지역은 상기 전하 캐리어를 상기 제 1 지역으로 확산시키기 위해 상당히 낮은 장벽을 형성할 수 있다.
특히, 본 발명은 반도체 기판내의 방사선감응공간과 판독출력 회로와의 접합부간에 작지만 효과적인 장벽을 가지며, 상기 반도체 기판내의 방사선감응공간과 방사선에 의해 반도체 기판에 발생된 전하 캐리어를 수집하도록 된 접합부 및 영역사이에 장벽이 없거나 낮은 장벽을 가지는 반도체에 기초를 둔 방사선 탐지기에 관계한다.
본 발명의 제 1 측면에 따르면 상기 제 2 영역에 인접하고 특히 그 아래에 놓인 상기 기판에 발생된 전하 캐리어의 적어도 일부는 상기 제 1 영역에 의해 수집되도록 하는 탐지기가 제공된다. 상기 기판은 제 1 전도타입 도핑제를 가지며 상기 제 1 및 제 2 영역은 제 2 전도 타입 도핑제를 가지며 상기 제 3 영역은 상기 제 1 전도 타입 도핑제를 가지며 상기 제 3 영역의 도핑 수준은 상기 기판의 도핑수준보다 더 높다.
본 발명의 또다른 측면에 따르면 상기 제 1 영역은 상기 기판과 접합부를 형성하며 상기 제 2 지역은 상기 제 3 지역과 접합부를 형성한다.
본 발명의 또다른 측면에 따르면 본 발명의 탐지기를 포함하는 광탐지용 MOS 기초 픽셀 구조가 발표된다. 이 경우에, 상기 제 3 영역은 상기 제 2 영역으로의 전자 또는 정공의 확산을 방지하기 위한 정전기적 장벽을 형성한다. 상기 정전기적 장벽은 상기 제 3 영역과 상기 기판간의 계면에 형성된다.
상기 기판로부터 상기 제 1 영역으로의 전자 또는 정공의 확산을 위해 상당히 낮은 정전기적 장벽이 상기 제 1 영역과 기질간의 계면에 형성된다. 상기 제 2 영역은 상기 전하 캐리어에 의해 상기 제 1 영역에 발생된 신호를 처리하는 회로의 일부일 수 있다. 이 신호는 상기 제 1 영역에 발생된 전류일 수 있다. 픽셀구조는 상기 제 1 영역과 상기 기판에 인접한 제 4 영역을 더욱 포함할 수 있으며 상당히 낮은 장벽이 상기 제 4 영역과 기질간의 계면에 형성된다.
본 발명의 또다른 측면에서 전자기 방사선 탐지용 CMOS 기초 픽셀구조 제조 및 동작 방법이 발표된다.
본 발명은 CMOS 기초 픽셀구조 및 센서와 CCD 또는 CCD형 구조에서 본 발명의 원리를 이용한 디자인 집적에 대한 것이기도 하다. 본 발명은 낮은 노이즈 광탐지용 센서에 적용될 수 있다.
본 발명은 반도체 기판의 방사선감응공간과 판독출력 회로와의 접합부 및 영역간에 작지만 효과적인 장벽을 가지며 반도체 기판의 방사선감응공간과 방사선에 의해 발생된 전하 캐리어를 수집하는 영역및 접합부간에 장벽이 없거나 낮은 장벽을 가진 반도체 기초 방사선 탐지기를 발표한다. 전하가 발생되는 방사선감응공간과 판독출력 회로의 비관련 전자회로간에 장벽을 형성하는 지역은 복사감응 공간과 동일한 전도성의 도핑제를 가진다.
본 발명의 탐지기는 방사선에 의해 발생된 전하 캐리어를 수집하는 수집 접합부와 기타 전자소자를 포함할 수 있다. 상기 수집 접합부는 상기 전자소자 아래의 방사선 감응공간에서 발생된 전하캐리어에 대한 개선된 수집 능력을 갖는다. 이러한 기능은 방사선감응공간과 상기 기타 전자소자아래의 상기 공간과 동일한 전도도 타입을 갖는 지역의 계면에 형성된 정전기적 장벽애 의해 가능해진다. 상기 장벽은 상기 기타 전자소자 아래에 발생된 전하 캐리어가 상기 전자소자의 구조 또는 접합부내로 확산되는 것을 믹는다. 수집 접합부 아래에는 이러한 정전기적 장벽이 존재하지 않거나 상당히 낮은 높이를 가지며, 결과적으로 다른 전자소자 아래에 발생된 저하 캐리어를 모을 수 있다.
이러한 탐지기는 CMOS 처리로 실현될 수 있는데, 컴포넌트들이 p형 기판에서 실현되며 정전기적 장벽을 형성하는 영역은 p+형 임플랜트로서 실현되며, 다른 컴포넌트들은 n형 접합부를 포함한 다양한 형태이다. 수집 접합부는 기판에 대해 낮은 정전기적 장벽을 갖는 n형 지역에 의해 형성된다. 낮은 장벽의 지역(또는 장벽이 없는 지역)은 수집 접합부와 일치하여 완전히 또는 부분적으로 포개지거나 일부가 될 수 있다. 낮은 장벽(또는 장벽의 부재)은 수집 접합부 영역에 있는 추가 n형 임플랜트나 상기 정전기적 장벽을 실현시키는 p+형 임플랜트의 부재에 의해 실현될 수 있다.
상기 p+형 임플랜트는 CMOS 공정에서 모두 동일한 효과를 내며 많은 경우에 CMOS 처리에서 표준 단계로서 이용가능한 p-웰 임플랜트(pwell implant), 안티-펀치 관통 임플랜트(anti-punch through implant), 블랭켓 임플랜트(blanket implant), 또는 Vth-조절 임플랜트일 수 있다.
상기 n형 임플랜트는 n-웰 임플랜트, 안티-펀치 관통 임플랜트, 블랭켓 임플랜트, 또는 Vth-조절 임플랜트일 수 있다.
본 발명의 또다른 구체예에서, 탐지기는 픽셀구조의 일부를 형성하는데, 수집 접합부(더 깊은 n형 임플랜트를 갖거나 p+ p- 장벽이 없는)는 MOSFET의 한 전극(소스 또는 드레인)으로 실현되며, 다른 전극은 특정 전압으로 고정된다. 정확한 전압은 중요하지 않고, 유일한 조건은 다른 전극이 부동노드(floating node)여서는 안된다는 것이다. 수집 접합부는 상기 MOSFET의 게이트에 의해 완전히 또는 부분적으로 에워싸여야 하며, 다른 전극은 게이트 및 제 1 전극을 완전히 또는 부분적으로 둘러싼다. 두 전극이 전기적으로 절연되도록 MOSFET의 게이트는 바이어스 "오프"된다. MOSFET 게이트와 다른 전극이 접합부를 에워싼다는 사실은 접합부 에지 효과로 인해 암전류(dark current) 부분을 감소시킬 것이다.
본 발명의 원리는 CCD, CCD형 구조(포토 게이트, 전하 주입장치(CID), 전하제거장치(CSD))에 적용될 수 있으며 수집 접합부는 역전층 또는 CCD-전극 아래에 매장된 채널(CCD 표면채널 또는 CCD 매장 채널)이다. 수집 접합부(또는 이의 일부)는 이러한 구조에 의해 대체될 수 있다.
본 발명은 EP-A-0739039 에 발표된 픽셀 구조를 갖는 CMOS 기초 광감응 센서를 수단으로 기술된다. EP-A-0739039 는 참고로 삽입된다. 반도체 기질은 p형 전도성을 가진다고 가정된다. 당해분야 숙련자는 n형 전도도 반도체 기판을 가지고 등가의 구조를 생각해낼 수 있다.
도 1a 는 p형 도핑을 한 반도체 기판(6)을 갖는 픽셀구조의 일부를 보여준다. p-층 또는 영역(5)이 상기 기판에 형성된다. 선택적 실시예에서는 상기 기판이 균일한 p- 또는 p++ 도핑 될 수 있다. p- 층은 확산 또는 이온 임플랜트(ion implantation) 또는 에피택셜 성장 또는 CMOS 기초 처리에서 공지된 다른 기술에 의해 형성될 수 있다. 추가 p+ 층 또는 영역(3)은 상기 p- 층/기판위에 또는 그내부에 형성된다. p+ 영역(3)은 확산, 이온 임플랜트(ion implantation), 에피택셜 성장 또는 CMOS 기초 처리에서 공지된 다른기술에 의해 형성된다. p+ 영역(3)내에제 1 영역(1) 및 제 2 영역(2)이 형성된다. 상기 제 1 및 제 2 영역은 이온 임플랜트, 확산 또는 CMOS 기초 처리에서 공지된 다른 기술에 의해 형성된다. 제 1 및 제 2 영역은 p형 기초 영역또는 기판과 접합부를 형성한다. 제 1 영역(1)은 방사선에 의해 기질이나 p- 영역(6, 5)에 발생된 전하 캐리어 수집용 수집 접합부이다. 한 실시예에 따라 상기 수집 접합부는 포토다이오드일 수 있다. 상기 제 2 영역(2)은 상기 제 1 영역(1)에 의해 수집된 전하 캐리어에 의해 발생된 신호를 처리하는 정보 읽기 회로의 일부인 접합부를 형성한다. 추가 n형 제 4 영역(4)이 형성되어서 상기 제 1 영역(1)을 완전히 또는 부분적으로 포갤 수 있다. 제 4 영역은 상기 제 1 영역으로 부터 상기 p-층 또는 상기 기판까지 연장된다. 제 4 영역은 깊은 이온 임플랜트 단계에 의해 형성되지만 CMOS 기초 처리에서 공지된 다른 기술에 의해서도 형성될 수 있다.
도 1b 는 도 1a 에 도시된 구조의 또다른 구체예이다.
도 2 및 도 3 은 라인(I, II) 각각을 따른 단면에서 도 1 에 도시된 구조의 정전기적 포텐샬을 보여준다. 도 1 에 도시된 구조에서, 도 2 및 도 3 에 나타낸 바와 같이 p- 지역에서 국부 포텐샬 최소값이 존재한다.
도 2 에 도시된 바와 같이, p- 영역의 전자는 p+ 영역(3)에 의해 생성된 계면(3/5)에서 정전기적 장벽이 있기 때문에 제 2 영역(2)으로 쉽게 확산하지 못한다. 도 3 에 따르면 전자는 p- 영역(5)과 n+ 영역(1)간의 장벽에 의해 방해받지 않는다. 지대 "I"의 전자는 지대 "II"로 측면방향으로 확산되며 제 1 영역(1)에서 수집된다.
도 1 에 도시된 바와 같은 구조에서 전하 캐리어의 확산은 Monte-Carlo-시뮬레이션에 따라 모방된다. 이러한 시뮬레이션은 도 4 에 나타난다. 본 발명에 따라 픽셀 매트릭스에서 방사선에 의해 발생된 전자의 "무작위 활동"이 모방된다. 픽셀은 도 1 에 도시된 구조에 따라서 제조된다. 전자의 평균 확산거리가 기록된다. 제 4 지역(4)이 존재하지 않은 구조에서(공지 기술의 구조) 확산 거리는 크며 수집되거나 정공과 재결합되기 이전에 수 픽셀거리를 전자가 확산한다. 제 4 영역(4)을 가지는 구조에서 전자는 표 1 에 도시된 대로 훨씬 빠르게 수집된다. 7.5×7.5㎛의 피치로 픽셀을 갖는 픽셀 매트릭스가 시뮬레이션되고 각 픽셀에서 다양한 크기의 제 1 및 제 4 영역이 존재한다. 전자는 최악의 경우에 4픽셀간의 에지 포인트에서 발생한다.
[표 1]
결과의 확산거리는 이상적인 결과(3.75㎛)에 가깝게 된다. 이러한 종류의 픽셀은 이상적인 변조전달함수(MTF)를 가진다. 또한 빛에 노출된 픽셀 매트릭스의 모든 표면이 광수집에 기여함을 의미하는 거의 100% 필 인자(fill factor)를 가진다. 빛에 의해 발생된 기판전하 캐리어의 거의 전부가 수집 접합부로 흐른다. 공지 기술의 픽셀구조에서 발생된 전하캐리어의 일부가 판독출력 회로에 의해 수집되므로 이러한 전하는 손실된다.
영역(3)의 도입은 여러 가지 효과를 내는데 그중 둘을 소개하면 다음과 같다:
- 포토다이오드(1,4-5,6)가 전체 픽셀로 부터 광전하를 수집하여 100% 필 인자에 이를 수 있다. 포토다이오드가 전체 픽셀로 부터 광전하를 수집하며 필인자는 주로 3가지 인자에 의해 제한된다:
ㆍ 판독출력 회로 자체의 접합부내에 갖힌 빛. 이것은 낮은 침투깊이를 가지는 단파장광에 대한 제한인자이다.
ㆍ 상호연결 금속화에 의해 반사된 빛.
ㆍ 재결합; 자유전자는 무한적 확산하지 않고 전형적인 재결합 길이 이후에 재결합한다; CMOS 기술에서 이 길이는 픽셀피치의 수배이다.
- 이미지의 선명도 또는 MTF. 영역(3)이 기판과 수집 접합부(1)간에 존재하는 경우에 영역(3)은 영역(3)/기판 계면에서 전하 캐리어의 확산을 위한 장벽을 형성하며 이것은 수집접합부(1)에 의한 전하 캐리어의 용이한 수집을 방지한다. 자유 캐리어는 이웃 픽셀에 확산할 시간을 가지므로 결국 거기서 수집되거나 재결합되며 따라서 예리하지 못한 이미지를 일으킨다. 포토다이오드에서 영역(4)의 형성에 의한 이러한 장벽의 생략은 광전하를 한정시키는 경향이 있다.
표준 CMOS 공정에서 포토다이오드의 두 개의(a, b) 작은 배열이 집적회로의 일부로서 제조된다. (a)경우에 접합부는 p형 기판에 유사한 공지기술의 얕은 n형 영역이 있다. 접합부는 2×2㎛이며 픽셀 피치는 7.5㎛이다. 픽셀 배열의 중심행이 빛에 노출되며 이웃하는 픽셀의 행은 금속차폐부에 의해 빛으로 부터 차단된다. 픽셀행의 평행한 출력이 집적회로 외부로 취해져서 한 픽셀행의 유효 광전류가 측정될 수 있다. (b)경우에 작은 2×2㎛ n-웰 임플랜트가 포토다이오드 내부에 형성된다. 사용된 CMOS 공정은 n-웰에 대해 상보적인 임플랜트인 p-웰을 특징으로 한다. n-웰 임플랜트에 노출되지 않은 영역에 p형 도핑제가 주입되어서 표면 가까이에 p형 농도를 증가시킨다. 결과의 구조가 본 발명의 도면에 따른 탐지기의 선호된 구체예인 도 1a 이다. 이상적인 경우에 노출된 픽셀의 행(low)들은 모든 광전류를 탐지하고 커버링된 행(low)들은 전류를 전달해서는 안된다. 그렇지 않은 이유는 주로 전하의 측면 확산과 광학적 회절 때문이다.
두 경우에 대한 결과는 도 5 에 요약된다(a: 공지기술, b: 본 발명에 따른 영역 및 접합부). 도 5 에 도시된 결과에서 "a1/b1"은 노출된 픽셀에 의해 수집된 전류이며 "a2/b2"는 커버링된 이웃 픽셀에 의해 수집된 전류이고 "a3/b3"는 이후에 이웃 픽셀에 의해 수집된 전류이고 "a4/b4"는 이후에 연속하는 이웃 픽셀에 의해 수집된 전류의 합이다. 도 5(b) 에서 도시된 n-웰 도트의 효과에 의한 거동의 변화는 본 발명의 원리를 증명한다. 중앙의 노출된 픽셀행이 상대적으로 더 많은 광전류(b1)를 수집할 뿐만 아니라 총전류의 절대 수준도 훨씬 높다. 이는 그렇지 않았더라면 구조(a)에서 전하 캐리어의 재결합에 의해 손실될 전류를 구조(b)가 수집함을 나타내는 것이다.
다양한 종류의 능동 픽셀은 훨씬 두드러진 차이를 보인다. 선호된 구체예로서 우리는 EP-A-0739039 에 발표된 3개의 트랜지스터 픽셀구조를 사용하였다. 포토다이오드 내부에 작은 n-웰 도트를 추가하여 650㎚의 빛에 대해서 5배 내지 10배로 수집된 전류를 크게 증가시켰다. 픽셀이 15% 필 인자(노출된 포토다이오드만의 영역)를 가지게 설계된다는 사실을 고려하면 5 내지 10배는 필 인자가 100%에 가까워질 수 있음을 의미한다.
본 발명의 추가 장점은 다음과 같다:
- 포토다이오드 접합부로 덮히지 않은 픽셀영역에 떨어지는 빛에 의해 발생된 광전하가 이 영역이 광 발생 전하를 수집할 수 있는 접합부를 포함한 판독출력 회로에 의해 덮힐지라도 포토다이오드 접합부에 의해 수집된다. 금속 상호연결부와 같이 불투명 재료에 의해 덮힌 부위를 제외하고 본 발명의 픽셀은 거의 완전한(100%) 필 인자를 가진다. 물론 관련되지 않은 회로의 접합부내에 발생된 전하는 탐지동안 손실된다. 이러한 접합부는 얕기 때문에 500-600㎚ 너머의 파장을 가진 방사선은 실리콘 기판 깊이 전자-정공쌍으로 전환되고 이 효과는 단지 감도를 약간 낮출 뿐이다.
- 본 발명의 탐지기의 수집 접합부의 전기용량은 전체 픽셀 표면을 덮는 접합부의 전기용량보다 매우 작지만 동일한 광수집 표면을 가진다. 영상 센서에서 주요 노이즈원의 하나는 소위 KTC-노이즈이다. 이 노이즈는 노이즈 전하의 양(광전하의 측정 불확실성)으로서 표현되며 접합부 전기용량의 제곱근에 비례한다. 낮은 노이즈 전하를 갖는 픽셀을 얻기 위해서 낮은 전기용량의 포토다이오드를 설계해야 한다. 그러나, 단위면적당 주어진 전기용량에 대해서 최저의 노이즈 다이오드는 역시 가장 작은 면적 및 낮은 광수집면적을 가진다. 본 발명은 작은 접합부 면적 및 작은 접합부 전기용량을 가지지만 큰 수집공간을 가지는 포토다이오드를 만들 수 있게 한다.
- 본 발명의 장치는 종래의 CMOS 기술로 실시될 수 있으며 필요한 프로파일이 존재하도록 조정되는 실시를 수행할 수 있다. 본 발명의 구조는 표준 CMOS 기술로도 획득가능하다. "트윈 웰"이라 불리는 CMOS 공정에서의 한 특징을 가지는 주물 공장이 있다. 다른 주물공장은 유사한 구조를 가지지만 달리 호칭된다: 안티-핀치 임플랜트, 블랭켓 임플랜트, Vth-조절 임플랜트. 원리는 동일하므로 본 발명의 실현을 위해 동일한 방식으로 사용될 수 있다. 트윈 웰 CMOS 공정에서 nMOS 및 pMOS 구조가 자신의 웰(각각 p웰 및 n웰)에 형성된다. 결국, 도핑이 많이 된 웨이퍼 상부에서 실리콘 기판이 낮게 p형으로 도핑되거나 에픽택셜층이 p형으로 낮게 도핑되어진다. pMOS 구조는 n웰에서 처리되며, 이같은 n웰은 상기 기판에서 깊은 접합부이다. nMOS 구조는 접합부가 아닌 p웰에서 처리된다. 그럼에도 불구하고 nMOS 구조는 아래에 있는 기판보다 많이 도핑된 부분에서 처리된다. 표준 CMOS 공정에서 더 짧은 채널 트랜지스터를 허용하도록 유사 구조가 도입된다. 본 발명은 광수집 접합부로서 n-접합부를 사용함으로써 실현되며 n-접합부의 일부를(또는 전체를) n웰 임플랜트로 포갬으로써 p+/p- 장벽을 관통한다. n웰 임플랜트는 깊기 때문에 p웰을 통해 낮게 노핑된 기판속으로 돌출한다. 능동(또는 수동) 픽셀의 일부인 다른 nMOSFET는 단지 얕은 접합부를 가지게 제조되므로 기판속에 돌출하지 않는다. 만약 능동 픽셀이 pMOSFET를 포함하여 n웰에서 가공될 필요가 있다면 광수집 접합부에서와 동일한 종류의 접합부인 n웰은 광수집 접합부와 경쟁하여 이의 효과를 일부 상쇄한다는 사실이 주목된다. 이러한 문제는 단지 한 종류의 MOSFET를 사용하는 능동 픽셀에서는 일어나지 않는다. 종래의 공정에서 이러한 상황은 pMOSFET 위로 n웰에 대해 훨씬 깊은 p형 임플랜트를 가짐으로써 해소되지만 광수집 접합부에 대해서는 안된다.
- 접합부 스파이킹은 금속화가 얕은 접합부를 통해 돌출하는 효과로서 알려진다. 이것은 높은 암전류 픽셀의 원인이다. 본 발명의 픽셀에서 가능한 웰위에 임계 다이오드 접촉부를 위치시킴으로써 기판으로의 누출은 방지된다. 이것은 픽셀 매트릭스에서 백색 픽셀의 수를 감소시킨다.
본 발명에 따른 CMOS 기초 센서에서 픽셀의 광수집 접합부는 MOS-구조의 공핍층 또는 역전층이거나 매장된 채널 MOSFET일 수 있다.
광수집 접합부는 포토트랜지스터일 수도 있으며 상기 포토트랜지스터는 수직 pnp 구조로서 형성될 수 있으며 이 경우 콜렉터는 기판이며 베이스는 깊은 n웰 임플랜트이고 이미터는 웰내부에서 얕은 접합부를 형성하는 p형 영역이다. 이러한 구조는 본 발명의 구체예와 유사한 전하 수집 특성을 가지지만 내부 전류 배가 값을 가진다.
완전체 메모리 소자를 갖는 픽셀
본 발명은 픽셀에 메모리 소자를 가지는 픽셀 제조에 적용될 수 있으며, 메모리 소자는 빛으로 부터 더 잘 차폐될 수 있다. 아날로그 메모리 소자는 축전기로서, 보통 접합부인 부분을 가지거나 접합부를 가지는 트랜지스터와 같은 기타 회로소자로의 연결부를 가진다. 접합부는 빛에 민감하며 이러한 광민감성은 축전기에 저장된 전하에 영향을 주는 전류를 흐르게 한다. 메모리 소자나 축전기는 다양한 목적으로 사용될 수 있다: 공간적 및 일시적 여과, 영상의 기억등. 도 6 은 느린 적분시간으로 획득된 프레임이 비파괴 방식으로 고속 판독될 수 있는 회로의 예를 보여준다. 이 도면에서 광수집 접합부(1,4-5,6)가 스위치(예, MOSFET)(20)에 의해 리세트될 수 있다. 광수집 접합부에서 수득된 신호가 스위치(21)에 의해 축전기(22)상에 주기적으로 샘플링될 수 있다. 이같은 전압은 "A"로 표시된 회로에서 고전적 방식으로 배가된다. 도 6 의 회로가 적절히 동작하기 위해서 축전기(22)상에서 안정한 신호를 가져야 한다. 축전기(22) 및 이의 연결부는 금속화를 사용함으로써 빛에 대해 차폐되어야 한다. 그러나, 축전기(22) 또는 연결부는 빛의 발생으로 인해 기판에 존재하는 전하를 수집할 수 있다. 특히 기판 깊이 생성된 광전하는 축전기(22) 또는 연결부에 쉽게 확산하여 이들을 방출할 수 있다. 만약 포토다이오드(1,4-5,6)가 본 발명에 따라 제조된다면 기판에 확산하는 전하가 포토다이오드(1,4-5,6)내에서 수집되어서 축전기(22)상의 전하에 영향을 주지 않을 것이다.
가능한 배치의 단면이 도 7 에 도시된다. 축전기와 스위치는 축전기 영역상에 금속 광차폐부(124)가 배치된 MOS 구조로서 실현되며 금속 차폐부(124)와 스위치(121, 120) 및 축전기(122)의 금속 또는 폴리실리콘 게이트사이에는 유전물질이 있다; 증폭 및 다중화 회로는 도시되지 않는다.
낮은 암전류를 갖는 픽셀을 얻기 위해 웰-픽셀의 적용
포토다이오드 암전류가 다이오드의 에지나 실리콘과 SiO2 간의 계면에서 열발생 메카니즘 때문이다는 것은 당해분야에 알려져 있다. CCD에서 암전류는 소위 "역전 모드" 또는 "all phase pinning" 방법에 의해 크게 감소될 수 있다. 이러한 CCD에서 CCD의 Si-SiO2 계면은 역전되어서 매장된 채널(탐지공간)이 이러한 계면과 더 이상 접촉하지 않게 된다. 이 방법은 암전류를 100배 정도 감소시킨다.
본 발명의 웰-픽셀이 동일한 목적에 적용될 수 있다. 만약 픽셀이 광수집 접합부에 비해서 크다면 다른 영역이 벌크 재료를 표면으로부터 차단하는 구조로 덮힌다. 두가지 방법이 존재한다:
(a) 차단 접합부(32) 사용
(b) 폴리실리콘 게이트 전극(37)에 의해 유도된 역전층(132) 사용.
(a)의 경우는 도 8 에 도시된다.
(b)의 경우는 도 9 에 도시되며, 장벽 영역(3)에 차단 역전층(132)을 유도하는 폴리실리콘 전극(37)이 도시된다.
CCD 또는 CCD형 구조에 이식
본 발명은 능동 또는 수동 픽셀 구조와 CCD-구조(도 10 참조)에 적용가능하다. 본 발명의 광수집 접합부는 포토다이오드이거나 반도체 기판(45)에 대해 역전층 또는 공핍층(41)으로 구성되는 접합부 일수 있으며(표면 채널 CCD 경우), 또는 반도체 기판 또는 표면에 대한 (부분적) 공핍된 매장채널로 구성된 (매장된 채널 CCD 경우) 접합부일 수 있다. 이러한 구조는 CCD, CID(전하 주입장치), 포토게이트 등에 사용된다. 이들은 광발생 전하 캐리어를 수집하는 동안 물리적 n-p 접합부와 동일한 기능을 하기 때문에 "가상 접합부"라 불린다.
따라서, CCD 셀은 자체가 광민감성 소자이며, 광전하는 CCD 전극(49)에 의해 정전기적으로 유도된 포텐샬 포켓에 수집된다. 만약 포텐샬 장벽이 광민감성 공간(기질(47))과 포텐샬 포켓사이에 존재하면 이것은 전하의 수집을 방지할 것이다. 따라서, 본 발명은 가상 접합부의 전하 수집을 향상시키는데 사용될 수 있다. 도 10 에서 표면 채널 CCD형 구조의 두 단면이 도시되며,
포텐샬 장벽을 낮추거나 통과하는 본 발명의 원리에 따라 명백한 n형 임플랜트(44)나 p웰(43)의 개방(생략)에 의해, 기판으로부터 전자가 역전층(41)에 도달하는 것에 대한 장벽이 억제된다.
도 1a 및 도 1b 는 제 1 및 제 2 구체예에 따른 본 발명의 탐지기를 보여준다.
도 2 는 라인 I 단면을 따라서 도 1a 에 도시된 탐지기의 정전기 포텐샬을 나타낸다.
도 3 은 라인 II 단면을 따라서 도 1a 에 도시된 탐지기의 정전기 포텐샬을 나타낸다.
도 4 는 Monte-Carlo-시뮬레이션에 따라서 도 1a 에 도시된 구조에서 전하 캐리어 확산 시뮬레이션을 보여준다.
도 5a 및 도 5b 는 본 발명에 따라 제조된 센서에 대해 측정된 결과(도 5b)와 공지기술에 따라 제조된 센서에 대해 측정된 결과(도 5a)를 보여준다.
도 6 은 픽셀에 메모리 요소를 가지는 본 발명에 따른 픽셀구조를 보여준다.
도 7 은 도 6 픽셀구조를 갖는 반도체 기판의 단면을 보여준다.
도 8 은 제 1 암전류 픽셀에 적용된 본 발명의 탐지기를 보여준다.
도 9 는 제 2 암전류 픽셀에 적용된 본 발명의 탐지기를 보여준다.
도 10 은 본 발명의 원리에 따른 표면채널 CCD형 구조의 두 단면을 보여준다.
* 부호 설명
1 ... 제 1 지역 2 ... 제 2 지역
3 ... p+ 지역 4 ... n형 제 4 지형
5,6 ... p- 지역 20,21,120,121 ... 스위치
22,122 ... 축전기 32 ... 차폐 접합부
37 ... 폴리실리콘 게이트 전극 41 ... 역전층
43 ... p-웰 44 ... n형 임플랜트
45 ... 반도체 기판 47 ... 기판
49 ... CCD 전극 124 ... 금속 차폐부
132 ... 역전층
Claims (31)
- 반도체 기판(5)을 포함하는 전자기 방사선 탐지기에 있어서, 상기 기판(5)이 제 1 및 제 2 영역(1)(2)을 포함하고 상기 제 1 및 제 2 영역모두가 제 2 전도도 타입(n)의 도핑제를 가지며, 상기 제 1 영역(1)은 상기 기판(5)내에서 방사선에 의해 발생되는 전하 캐리어를 수집하도록 적용되고, 그리고 상기 제 2 영역(2)은 수집된 전하 캐리어를 판독할 수 있도록 적용되며, 상기 기판(5)은 제 3 영역(3)을 더욱더 포함하고, 이때의 제 3 영역은 기판(5)에서의 도핑 수준보다 높은 수준의 제 1 전도도 타입(p)의 도핑제를 가지며, 상기 제 3영역(3)이 상기 전하 캐리어의 제 2 영역으로의 확산을 막는 장벽을 형성하는 것임을 특징으로 전자기 방사선 탐지기.
- 제 1 항에 있어서, 상기 기판이 제 1 영역, 제 2 및 제 3 영역을 포함하고 상기 제 1 영역, 제 2 영역및 제 3 영역이 방사선에 노출됨을 특징으로하는 전자기 방사선 탐지지
- 제 1 항에 있어서, 기판과 제 1 영역사이에는 상기 제 2 영역과 상기 기판간의 장벽보다 훨씬 낮은 장벽이 존재하거나 장벽이 존재하지 않음을 특징으로 하는 전자기 방사선 탐지기.
- 제 1 항에 있어서, 상기 제 3 영역은 상기 전하캐리어를 상기 제 1 영역에 확산시키기 위해 매우 낮은 장벽을 형성함을 특징으로 하는 전자기 방사선 탐지기.
- 제 1 항에 있어서, 반도체 기판내 방사선 민감성 공간과 판독출력 회로 영역 및 접합부간에 작지만 효과적인 장벽이 있으며, 반도체 기판의 방사선 민감성 공간과 방사선에 의해 발생된 전하캐리어를 수집하는 영역및 접합부간에는 낮은 장벽이 존재하거나 장벽이 존재하지 않음을 특징으로 하는 전자기 방사선 탐지기.
- 제 1 항에 있어서, 상기 제 2 영역아래의 상기 기판에서 발생된 전하캐리어의 적어도 일부가 상기 제 1 영역에 의해 수집됨을 특징으로 하는 전자기 방사선 탐지기.
- 제 1 항에 있어서, 상기 기판이 제 1 전도도 타입의 도핑제를 가지며, 상기 제 1 영역및 제 2 영역이 다른 제2전도도 타입을 가지며, 상기 제 3 영역은 상기 제 1 전도도 타입 도핑제를 가지며 상기 제 3 영역의 도핑 수준은 상기 기판의 도핑수준보다 높음을 특징으로 하는 전자기 방사선 탐지기.
- 제 7 항에 있어서, 상기 제 1 영역은 상기 기판과 접합부를 형성하고 상기 제 2 영역은 상기 제 3 영역과 접합부를 형성함을 특징으로 하는 전자기 방사선 탐지기.
- 제 8 항에 있어서, 상기 제 1 영역은 포토트랜지스터의 일부임을 특징으로 하는 전자기 방사선 탐지기.
- 제 9 항에 있어서, 상기 포토트랜지스터는 수직 npn구조나 수직 pnp구조이며, 상기 기판은 상기 포토트랜지스터의 콜렉터이며, 상기 제 1 영역은 상기 포토트랜지스터의 베이스이고, 상기 제 1 영역은 상기 포토트랜지스터의 이미터인 제 5 영역을 더욱 포함함을 특징으로 하는 전자기 방사선 탐지기.
- 제 7 항에 있어서, 상기 제 1 영역 및 상기 기판과 인접한 제 4 영역을 더욱 포함하며 상기 제 4 영역은 상기 제 2 전도도 타입 도핑제를 가짐을 특징으로 하는 전자기 방사선 탐지기.
- 제 1 항에 있어서, CCD 또는 CCD형 센서에 집적되며 상기 제 1 영역은 상기 CCD 또는 CCD형 센서의 전극아래에 매장된 채널 또는 역전층임을 특징으로 하는 전자기 방사선 탐지기.
- 제 12 항에 있어서, 상기 CCD형 센서가 포토게이트, 전하주입장치 또는 전하 제거장치임을 특징으로 하는 전자기 방사선 탐지기.
- 제 1 항의 탐지기를 포함하는 광탐지용 MOS 기초(MOS based) 픽셀구조에 있어서, 상기 제 3 영역은 전자 또는 정공이 상기 제 2 영역에 확산되는 것을 막는 정전기적 장벽을 형성하며, 상기 장벽은 상기 제 3 영역과 상기 기판사이 계면에 형성됨을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 기질과 제 1 영역 사이에는 상기 제 2 영역과 상기 기판간의 장벽보다 훨씬 낮은 장벽이 존재하거나 장벽이 존재하지 않음을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 상기 제 3 영역은 상기 전하캐리어를 상기 제 1 영역으로 확산시키기 위해 매우 낮은 장벽을 형성함을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 탐지기는 반도체 기판의 방사선 민감성 공간과 판독출력 회로 영역및 접합부간에 작지만 효과적인 장벽이 있으며, 반도체 기판의 방사선 민감성 공간과 방사선에 의해 발생된 전하캐리어를 수집하는 영역및 접합부간에는 낮은 장벽이 존재하거나 장벽이 존재하지 않음을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 상기 제 1 영역은 MOS 소자 또는 매장된 채널 MOS 트랜지스터의 공핍 층 또는 역전층임을 특징으로 하는MOS 기초 픽셀구조.
- 제 14 항에 있어서, 상기 제 2 영역은 상기 전하 캐리어에 의해 상기 제 1 영역에 발생된 신호를 처리하는 회로의 일부임을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 상기 기판은 p형 기판이며, 상기 제 3 영역은 더 높은 도핑 수준의 p형 영역이며 상기 제 1 및 제 2 영역은 n형 영역임을 특징으로 하는 MOS 기초 픽셀구조.
- 제 20 항에 있어서, 상기 제 1 지역과 상기 기판을 연결하는 제 4 영역을 더욱 포함하며 상기 제 4 영역은 n형 영역임을 특징으로 하는 MOS 기초 픽셀구조.
- 제 20 항 또는 21 항에 있어서, 상기 제 1 영역은 MOS 트랜지스터의 제 1 전극이며 상기 제 1 접합부는 상기 MOS 트랜지스터의 게이트에 의해 적어도 부분적으로 둘러싸이며 제 2 전극은 상기 게이트와 상기 제 1 전극을 적어도 부분적으로 에워쌈을 특징으로 하는 MOS 기초 픽셀구조.
- 제 22 항에 있어서, 상기 제 1 전극은 상기 MOS 트랜지스터의 소스 또는 드레인이며 상기 제 2 전극은 상기 MOS 트랜지스터의 소스 또는 드레인임을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 상기 픽셀구조가 메모리 소자를 더욱 구성함을 특징으로 하는 MOS 기초 픽셀구조.
- 제 14 항에 있어서, 상기 메모리 소자는 축전기를 포함하며 상기 제 1 영역에 발생된 전하가 스위치를 통하여 상기 축전기에 저장되며, 상기 축전기의 적어도 일부는 상기 픽셀구조의 상부에 있는 보호금속층에 의해 상기 방사선으로부터 차폐됨을 특징으로 하는 MOS 기초 픽셀구조.
- 제 23 항의 픽셀구조를 동작시키는 방법에 있어서, 상기 제 1 영역과 상기 메모리소자를 전기적으로 절연시키는 단계를 포함하는 픽셀구조 동작방법.
- 제 26 항에 있어서, 상기 제 2 전극을 예정된 범위 전압이 되게 하는 단계를 더욱 포함하며, 상기 게이트가 "오프" 상태로 바이어스됨을 특징으로 하는 픽셀구조 동작방법.
- p형 기판에 더 높은 p형 도핑 수준의 층을 형성하고, 상기 층은 전자의 판독을 위한 영역으로 전자가 확산하는 것을 막기 위한 정전기적 장벽을 형성하며, 상기 장벽은 상기 층과 상기 기질간의 계면에 형성되며;상기 방사선에 의해 발생된 전하캐리어를 수집하기 위한 영역을 형성하고, 상기 영역이 상기 기판에 연결되며;상기 층내에 회로의 적어도 일부를 형성시키어 상기 영역에서 전하캐리어에의해 발생된 신호를 처리할 수 있도록 하는 단계를 포함하는 전자기 방사선탐지용 CMOS 기초(CMOS based) 픽셀구조 제조방법.
- 제 28 항에 있어서, 상기 층을 형성하는 단계가 p형 임플랜트(implant)이고, 상기 p형 임플랜트는 p웰 임플랜트(pwell implant), 안티-펀치 관통(anti-punch through) 임플랜트, 블랭켓(blanket) 임플랜트 또는 Vth 조절 임플랜트임을 특징으로 하는 전자기 방사선탐지용 CMOS 기초(CMOS based) 픽셀구조 제조방법.
- n형 기판에 더 높은 n형 도핑 수준의 층을 형성하고, 상기 층은 전자의 판독을 위한 영역으로 전자가 확산되는 것을 막기 위한 정전기적 장벽을 형성하며 상기 장벽은 상기 층과 상기 기판간의 계면에 형성되며;상기 방사선에 의해 발생된 전하캐리어를 수집하며 상기 기판에 연결된 영역을 형성하고;회로의 적어도 일부를 상기 층에 형성하여 상기 영역에서 상기 전하캐리어에 의해 발생된 신호를 처리하할 수 있도록 하는 단계를 포함하는 전자기 방사선탐지용 CMOS 기초(CMOS based) 픽셀구조 제조방법.
- 제 30 항에 있어서, 상기 영역의 적어도 일부에 n형 임플랜트를 형성하는 단계를 더욱 포함하고 상기 n형 임플랜트는 상기 영역과 상기 기판간의 장벽을 감소시키며, 상기 n형 임플랜트는 n웰 임플랜트(nwell implant), 안티-펀치 관통(anti-punch through) 임플랜트, 블랭켓(blanket) 임플랜트 또는 Vth 조절 임플랜트 임을 특징으로 하는 전자기 방사선탐지용 CMOS 기초(CMOS based) 픽셀구조 제조방법.
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