JPH1131839A - 電磁放射検出器、該検出器を用いた高感度ピクセル構造、及び該検出器の製造方法 - Google Patents
電磁放射検出器、該検出器を用いた高感度ピクセル構造、及び該検出器の製造方法Info
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- JPH1131839A JPH1131839A JP10067575A JP6757598A JPH1131839A JP H1131839 A JPH1131839 A JP H1131839A JP 10067575 A JP10067575 A JP 10067575A JP 6757598 A JP6757598 A JP 6757598A JP H1131839 A JPH1131839 A JP H1131839A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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Abstract
(57)【要約】
【課題】 半導体中で放射により形成された電荷キャリ
アのすべてがコレクティング接合又は領域中に集めら
れ、読み出し回路の接合又は領域には集められない電磁
放射検知用の半導体デバイスを提供する。 【解決手段】 半導体中の放射検知体積と、読み出し回
路を備えた領域又は接合との間に、小さいが有効なバリ
アを備え、半導体基板と、該半導体基板への放射により
生成された電荷キャリアを集めるために設けられた領域
又は接合との間に、バリアを備えないか、又は低いバリ
アを備える。
アのすべてがコレクティング接合又は領域中に集めら
れ、読み出し回路の接合又は領域には集められない電磁
放射検知用の半導体デバイスを提供する。 【解決手段】 半導体中の放射検知体積と、読み出し回
路を備えた領域又は接合との間に、小さいが有効なバリ
アを備え、半導体基板と、該半導体基板への放射により
生成された電荷キャリアを集めるために設けられた領域
又は接合との間に、バリアを備えないか、又は低いバリ
アを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体を基礎とす
る電磁放射用検出器の分野に関する。更には、広い放射
検出区域又は高いフィルファクタを備えた半導体検出器
及び半導体ピクセル構造に関する。本発明は、また、そ
のような検出器の製造方法に関する。
る電磁放射用検出器の分野に関する。更には、広い放射
検出区域又は高いフィルファクタを備えた半導体検出器
及び半導体ピクセル構造に関する。本発明は、また、そ
のような検出器の製造方法に関する。
【０００２】
【従来の技術】半導体を基礎とするセンサ及び電磁放射
を検出するデバイスは、よく知られている。例えば、Ｅ
Ｐ−Ａ−７３９０３９及びＷＯ９３／１９４８９に述べ
られたようなセンサである。それらのセンサは、ＣＭＯ
Ｓ又はＭＯＳ技術により形成される。それらのセンサに
おいて、半導体基板中の放射により発生した電荷キャリ
アを集めるために付加された領域は、ｐ−ｎ又はｎ−ｐ
接合から形成され、基板は、夫々、ｎ型導電体又はｐ型
導電体から形成される。かかる接合は、コネクション接
合と呼ばれる。ＣＭＯＳ又はＭＯＳ技術を用いて形成さ
れたイメージセンサにおいて、受動ピクセルを備えたＣ
ＭＯＳ又はＭＯＳイメージセンサと、能動ピクセルを備
えたＣＭＯＳ又はＭＯＳイメージセンサとは、区別され
ている。ＥＰ−Ａ−７３９０３９又はＷＯ９３／１９４
８９のセンサは、能動ピクセルセンサである。
を検出するデバイスは、よく知られている。例えば、Ｅ
Ｐ−Ａ−７３９０３９及びＷＯ９３／１９４８９に述べ
られたようなセンサである。それらのセンサは、ＣＭＯ
Ｓ又はＭＯＳ技術により形成される。それらのセンサに
おいて、半導体基板中の放射により発生した電荷キャリ
アを集めるために付加された領域は、ｐ−ｎ又はｎ−ｐ
接合から形成され、基板は、夫々、ｎ型導電体又はｐ型
導電体から形成される。かかる接合は、コネクション接
合と呼ばれる。ＣＭＯＳ又はＭＯＳ技術を用いて形成さ
れたイメージセンサにおいて、受動ピクセルを備えたＣ
ＭＯＳ又はＭＯＳイメージセンサと、能動ピクセルを備
えたＣＭＯＳ又はＭＯＳイメージセンサとは、区別され
ている。ＥＰ−Ａ−７３９０３９又はＷＯ９３／１９４
８９のセンサは、能動ピクセルセンサである。
【０００３】
【発明が解決しようとする課題】能動ピクセルセンサ
は、電荷の増幅のためのピクセルを集積した手段を備え
るように形成され、かかる電荷は、光感受性エレメント
又はピクセル中の構成により集められる。受動ピクセル
は、そのような手段を有さず、電荷感度増幅器を必要と
し、これはピクセルの中に集積化されずにピクセルに対
して長い配線により接続される。能動ピクセルの付加的
な電気成分により、能動ピクセルイメージセンサは、よ
り精巧な機能を果たすように形成され、イメージングデ
バイス又はそのセンサに基づくシステムの性能におい
て、優れることができる。かかる機能は、フィルタリン
グ、高速動作、又はより照度の高い状態での動作を含む
ことができる。しかしながら、能動ピクセルＣＭＯＳ又
はＭＯＳイメージセンサには、大きな欠点がある。かか
る欠点は、より少ないが、受動ピクセルセンサにも存在
する。それは、ピクセルの表面の重要な部分が、読み出
し回路に用いられるということである。
は、電荷の増幅のためのピクセルを集積した手段を備え
るように形成され、かかる電荷は、光感受性エレメント
又はピクセル中の構成により集められる。受動ピクセル
は、そのような手段を有さず、電荷感度増幅器を必要と
し、これはピクセルの中に集積化されずにピクセルに対
して長い配線により接続される。能動ピクセルの付加的
な電気成分により、能動ピクセルイメージセンサは、よ
り精巧な機能を果たすように形成され、イメージングデ
バイス又はそのセンサに基づくシステムの性能におい
て、優れることができる。かかる機能は、フィルタリン
グ、高速動作、又はより照度の高い状態での動作を含む
ことができる。しかしながら、能動ピクセルＣＭＯＳ又
はＭＯＳイメージセンサには、大きな欠点がある。かか
る欠点は、より少ないが、受動ピクセルセンサにも存在
する。それは、ピクセルの表面の重要な部分が、読み出
し回路に用いられるということである。
【０００４】ｐ−ｎ又はｎ−ｐ接合の電荷検知体積（Ｖ
ｏｌｕｍｅ）が、かかる接合の空乏層よりも広いという
ことがよく知られている。実際に、コレクション接合か
ら再結合長と呼ばれる範囲内で発生したすべての電荷
は、かかる接合に拡散して集められる機会を有する。こ
のメカニズムに基づくと、小さな接合と、広い光検知体
積とを有するセンサを形成することは可能である。光セ
ンサは、３×２μｍの接合と、１５μｍの再結合長とを
備えることができる。このように、かかる検知器は、外
観上、表面サイズ又は光検知領域が３０μｍの直径を有
する。しかしながら、もし、関係のない電気的回路、例
えば、引き出し回路が、そのようなコレクション接合に
隣合って設けられた場合、そのコレクション接合に達す
るべき電荷の一部がその読み出し回路の接合又は構造に
より集められる。そこからの読出し回路に用いられる検
知器の領域上に注いだ光により発生する電荷キャリア
は、主に、かかる読出し回路の接合により集められる。
ピクセル中の読出し回路に取られる区域は、放射を集め
ることを損ない、これは、センサに基づく能動ピクセル
の低いフィルファクタ又は低い感度の原因となる。
ｏｌｕｍｅ）が、かかる接合の空乏層よりも広いという
ことがよく知られている。実際に、コレクション接合か
ら再結合長と呼ばれる範囲内で発生したすべての電荷
は、かかる接合に拡散して集められる機会を有する。こ
のメカニズムに基づくと、小さな接合と、広い光検知体
積とを有するセンサを形成することは可能である。光セ
ンサは、３×２μｍの接合と、１５μｍの再結合長とを
備えることができる。このように、かかる検知器は、外
観上、表面サイズ又は光検知領域が３０μｍの直径を有
する。しかしながら、もし、関係のない電気的回路、例
えば、引き出し回路が、そのようなコレクション接合に
隣合って設けられた場合、そのコレクション接合に達す
るべき電荷の一部がその読み出し回路の接合又は構造に
より集められる。そこからの読出し回路に用いられる検
知器の領域上に注いだ光により発生する電荷キャリア
は、主に、かかる読出し回路の接合により集められる。
ピクセル中の読出し回路に取られる区域は、放射を集め
ることを損ない、これは、センサに基づく能動ピクセル
の低いフィルファクタ又は低い感度の原因となる。
【０００５】”Solid-State Imaging with Charge Coup
led Devises、A.THeuwissen (Kluwer Academic publish
ers, 1995 ISDN 0-7923-3456-6)”の本の中では、半導
体を基礎とするイメージデバイスの現状について概説さ
れている。例えば、ＣＣＤやＭＯＳカメラについであ
る。この本の第７章には、ピクセルのフィルファクタ又
は感度を増加させるトピックスについて述べられてい
る。かかる方法は、マイクロレンズの使用や光変換トッ
プレイヤーの使用によるものである。
led Devises、A.THeuwissen (Kluwer Academic publish
ers, 1995 ISDN 0-7923-3456-6)”の本の中では、半導
体を基礎とするイメージデバイスの現状について概説さ
れている。例えば、ＣＣＤやＭＯＳカメラについであ
る。この本の第７章には、ピクセルのフィルファクタ又
は感度を増加させるトピックスについて述べられてい
る。かかる方法は、マイクロレンズの使用や光変換トッ
プレイヤーの使用によるものである。
【０００６】”XYW detector a smart two-dimensional
particle detector、Bart Dierckx”（Nuclear Instru
ments and Methods in Physics Research, vol. A275
(1989), p.542-544）の論文の図４には、半導体に基づ
くピクセルデバイスの４つの形成方法について述べられ
ている。第１の方法は、古典的なＣＭＯＳプロセスに基
づくものである。この方法の欠点は、低いフィルファク
タであり、これは読み出し電気回路により半導体表面の
一部分が覆われるためである。かかるフィルファクタの
問題を解決するために提案された他の方法では、一般的
ではないＣＭＯＳ技術を用いて問題解決が図られてい
る。即ち、フリップチップ（バンプボンディング）、Ｓ
ＯＩ（シリコン−オン−インシュレータ）技術、又は光
子検知ゾーンをアモルファストップレイヤ上に移動させ
る技術である。
particle detector、Bart Dierckx”（Nuclear Instru
ments and Methods in Physics Research, vol. A275
(1989), p.542-544）の論文の図４には、半導体に基づ
くピクセルデバイスの４つの形成方法について述べられ
ている。第１の方法は、古典的なＣＭＯＳプロセスに基
づくものである。この方法の欠点は、低いフィルファク
タであり、これは読み出し電気回路により半導体表面の
一部分が覆われるためである。かかるフィルファクタの
問題を解決するために提案された他の方法では、一般的
ではないＣＭＯＳ技術を用いて問題解決が図られてい
る。即ち、フリップチップ（バンプボンディング）、Ｓ
ＯＩ（シリコン−オン−インシュレータ）技術、又は光
子検知ゾーンをアモルファストップレイヤ上に移動させ
る技術である。
【０００７】”Design and Performance of semiconduc
tor detectors with integrated amplification and ch
arge storage capability、P.Klein & al”（Nuclear I
nstruments and Methods in Physics Research, vol. A
305 (1991), p.517-526）の論文の図２には、トランジ
スタ接合を用いた半導体を基礎とするセンサが示されて
いる。ここでは、半導体基板中で生成された電荷が、接
合を基礎とするバリアにより、トランジスタのソース及
びドレイン接合中へ拡散するのを妨げられ、ゲートに押
し込められる。かかるゲートは、ソース及びドレインと
接触している。
tor detectors with integrated amplification and ch
arge storage capability、P.Klein & al”（Nuclear I
nstruments and Methods in Physics Research, vol. A
305 (1991), p.517-526）の論文の図２には、トランジ
スタ接合を用いた半導体を基礎とするセンサが示されて
いる。ここでは、半導体基板中で生成された電荷が、接
合を基礎とするバリアにより、トランジスタのソース及
びドレイン接合中へ拡散するのを妨げられ、ゲートに押
し込められる。かかるゲートは、ソース及びドレインと
接触している。
【０００８】アバランシェ・フォト・ダイオード（ＡＰ
Ｄ）はより知られたものである。ＡＰＤは、ｐ＋＋／ｐ
−／ｐ＋／ｎ＋＋の連続した層構造を有し、ｐ＋＋層は
裏面コンタクト、ｐ −層は検知層、ｐ＋層は電子のアバ
ランシェ増幅を提供するための層、及びｎ＋＋層は増殖
された電子を最終的に集める層となっている。かかる増
殖層のドーピング量及び幅は、大変厳密である。更に、
かかる構造に印加される電圧は、かなり高いものであ
り、かかる構造の電気的ブレークダウンに近い値であ
る。ｐ −／ｐ＋層の接合部は、電子の拡散のバリアとし
ては働かず、アバランシェ増幅デバイスとして働く。
Ｄ）はより知られたものである。ＡＰＤは、ｐ＋＋／ｐ
−／ｐ＋／ｎ＋＋の連続した層構造を有し、ｐ＋＋層は
裏面コンタクト、ｐ −層は検知層、ｐ＋層は電子のアバ
ランシェ増幅を提供するための層、及びｎ＋＋層は増殖
された電子を最終的に集める層となっている。かかる増
殖層のドーピング量及び幅は、大変厳密である。更に、
かかる構造に印加される電圧は、かなり高いものであ
り、かかる構造の電気的ブレークダウンに近い値であ
る。ｐ −／ｐ＋層の接合部は、電子の拡散のバリアとし
ては働かず、アバランシェ増幅デバイスとして働く。
【０００９】そこで、本発明は、電磁放射検知用の半導
体デバイスであって、半導体中で放射により形成された
電荷キャリアのすべてがコレクティング接合又は領域中
に集められ、読み出し回路の接合又は領域には集められ
ない構造を提供することを目的とする。
体デバイスであって、半導体中で放射により形成された
電荷キャリアのすべてがコレクティング接合又は領域中
に集められ、読み出し回路の接合又は領域には集められ
ない構造を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、第１に半導体
基板を含む電磁放射用検知器に関するものであり、かる
基板は、第１及び第２の領域を含む。該第１の領域及び
第２の領域は、基板中で放射により形成された電荷キャ
リアを集めるために取り付けられる。かかる基板は、更
に、かかる第２の領域への電荷の拡散を十分に防止でき
るバリアを形成する第３の領域を含む。基板及びかかる
第１の領域の間では、バリアは存在しないか、あるいは
ほとんどゼロのバリアが存在するか、又は第２の領域と
基板との間のバリアよりも十分に低いバリアが存在す
る。上記第３の領域も、かかる電荷キャリアが第１の領
域に拡散するために十分に低いバリアを形成することが
できる。
基板を含む電磁放射用検知器に関するものであり、かる
基板は、第１及び第２の領域を含む。該第１の領域及び
第２の領域は、基板中で放射により形成された電荷キャ
リアを集めるために取り付けられる。かかる基板は、更
に、かかる第２の領域への電荷の拡散を十分に防止でき
るバリアを形成する第３の領域を含む。基板及びかかる
第１の領域の間では、バリアは存在しないか、あるいは
ほとんどゼロのバリアが存在するか、又は第２の領域と
基板との間のバリアよりも十分に低いバリアが存在す
る。上記第３の領域も、かかる電荷キャリアが第１の領
域に拡散するために十分に低いバリアを形成することが
できる。
【００１１】更には、本発明は、小さいが、効果的なバ
リアを、半導体基板中の放射検知体積と、読出し回路を
備えた領域又は接合との間に備えた、放射検知器に関す
るものである。そしてかかる検知器は、半導体中の放射
検知体積と、放射により形成された電荷キャリアを集め
るために付加された領域及び接合と、の間に、バリアを
有しないか又は低いバリアを有するものである。
リアを、半導体基板中の放射検知体積と、読出し回路を
備えた領域又は接合との間に備えた、放射検知器に関す
るものである。そしてかかる検知器は、半導体中の放射
検知体積と、放射により形成された電荷キャリアを集め
るために付加された領域及び接合と、の間に、バリアを
有しないか又は低いバリアを有するものである。
【００１２】本発明の第１の見地によれば、第２の領域
に隣接し、特にその下部にある基板により発生した電荷
キャリアのいくらかの部分は、かかる第１の領域により
集められる。かかる基板は、第１導電型のドーパントを
有し、かかる第１領域及び第２領域は、他の第２導電型
のドーパントを有する。第３の領域は、第１の導電型を
有し、その第３領域のドーピング量は、基板のドーピン
グ量よりも高い。
に隣接し、特にその下部にある基板により発生した電荷
キャリアのいくらかの部分は、かかる第１の領域により
集められる。かかる基板は、第１導電型のドーパントを
有し、かかる第１領域及び第２領域は、他の第２導電型
のドーパントを有する。第３の領域は、第１の導電型を
有し、その第３領域のドーピング量は、基板のドーピン
グ量よりも高い。
【００１３】本発明の第２の見地によれば、第１領域は
基板との間に接合を形成し、第２の領域は第３の領域と
の間に接合を形成する。
基板との間に接合を形成し、第２の領域は第３の領域と
の間に接合を形成する。
【００１４】更に、本発明の他の見地によれば、本発明
の検知器を含む光を検知するＭＯＳを基礎とするピクセ
ル構造が述べられている。この場合、第３の領域は、第
２の領域に電子又はホールが拡散することを防止するの
に十分な電気的バリアを形成する。かかる電気的バリア
は、第３の領域及び基板の界面に形成することができ
る。かかる基板から第１の領域に電子又はホールが拡散
するために十分に低い電気的バリアが、第１の領域及び
基板の界面に形成される。第２の領域は、第１の領域で
の荷電キャリアにより発生した信号を処理するための回
路の部分である。かかる信号は、第１の領域で生成され
た電流となる。ピクセル構造は、更に、かかる第１領域
及び基板に隣接する第４の領域を含むこともできる。そ
してかかる第４の領域と基板の間には、基板の界面には
十分に低いバリアが形成される。
の検知器を含む光を検知するＭＯＳを基礎とするピクセ
ル構造が述べられている。この場合、第３の領域は、第
２の領域に電子又はホールが拡散することを防止するの
に十分な電気的バリアを形成する。かかる電気的バリア
は、第３の領域及び基板の界面に形成することができ
る。かかる基板から第１の領域に電子又はホールが拡散
するために十分に低い電気的バリアが、第１の領域及び
基板の界面に形成される。第２の領域は、第１の領域で
の荷電キャリアにより発生した信号を処理するための回
路の部分である。かかる信号は、第１の領域で生成され
た電流となる。ピクセル構造は、更に、かかる第１領域
及び基板に隣接する第４の領域を含むこともできる。そ
してかかる第４の領域と基板の間には、基板の界面には
十分に低いバリアが形成される。
【００１５】本発明の他の見地によれば、電磁放射検知
用ＣＭＯＳピクセル構造の製造方法及び動作方法につい
て述べられている。
用ＣＭＯＳピクセル構造の製造方法及び動作方法につい
て述べられている。
【００１６】本発明は、更には、ＣＭＯＳピクセル構造
及びセンサの発明、及びＣＣＤ又はＣＣＤ類似の構造の
発明の設計集積化の原理に関するものも含む。本発明
は、低雑音光検知に応用するために大きな利点を有して
いる。
及びセンサの発明、及びＣＣＤ又はＣＣＤ類似の構造の
発明の設計集積化の原理に関するものも含む。本発明
は、低雑音光検知に応用するために大きな利点を有して
いる。
【００１７】
【発明の実施の形態】本発明は、半導体基板中の放射検
知体積と、読出し回路を備えた領域及び接合との間の、
小さいが効果的なバリアを備えた検知器や半導体検知器
に関するものである。また、本発明は、半導体中の放射
検知体積と放射により生み出された電荷キャリアを集め
るために設けられた領域及び接続との間の、存在しない
かあるいは大変低いバリアを備えた検知器に関するもの
である。電荷が生成される放射検知体積と、引き出し回
路の関係を有さない電気部と、の間にバリアを形成する
領域は、放射検知体積と同じ導電型のドーパントを備え
ることができる。
知体積と、読出し回路を備えた領域及び接合との間の、
小さいが効果的なバリアを備えた検知器や半導体検知器
に関するものである。また、本発明は、半導体中の放射
検知体積と放射により生み出された電荷キャリアを集め
るために設けられた領域及び接続との間の、存在しない
かあるいは大変低いバリアを備えた検知器に関するもの
である。電荷が生成される放射検知体積と、引き出し回
路の関係を有さない電気部と、の間にバリアを形成する
領域は、放射検知体積と同じ導電型のドーパントを備え
ることができる。
【００１８】本発明の検知器は、放射により生成された
電荷キャリアを集めるコレクション接合と他の電気的部
分から構成される。かかるコレクション接合は、かかる
他の電気的構成の下部に隣接する放射検知体積中に形成
された電荷キャリアを集めるのを高める。かかる機能
は、他の電気的構成部分の下部のかかる体積と同じ導電
型を備えた領域との界面に形成された電気的バリア手段
により形成される。かかるバリアは、他の電気的構成部
分の下部で形成された電荷キャリアが他の電気的構成部
分の接合又は構造中に拡散することを防止する。この電
気的バリアは、コレクション接合の下部には存在しない
か、あるいは十分に低いものである。その結果として、
他の電気的構成部分の下で生成された電荷キャリアが集
められることとなる。
電荷キャリアを集めるコレクション接合と他の電気的部
分から構成される。かかるコレクション接合は、かかる
他の電気的構成の下部に隣接する放射検知体積中に形成
された電荷キャリアを集めるのを高める。かかる機能
は、他の電気的構成部分の下部のかかる体積と同じ導電
型を備えた領域との界面に形成された電気的バリア手段
により形成される。かかるバリアは、他の電気的構成部
分の下部で形成された電荷キャリアが他の電気的構成部
分の接合又は構造中に拡散することを防止する。この電
気的バリアは、コレクション接合の下部には存在しない
か、あるいは十分に低いものである。その結果として、
他の電気的構成部分の下で生成された電荷キャリアが集
められることとなる。
【００１９】かかる検知器は、ＣＭＯＳプロセスにより
実現され、構成はｐ型基板からなり、電気的バリアを形
成する領域はｐ＋型注入として実現される。他の構成部
分は、さまざまな導電型、即ち、ｎ型接合を含んで形成
される。コレクション接合は、基板に対して低い電気的
バリアを備えたｎ型領域から形成される。より低いか、
又は形成されないバリアの区域は、コレクション接合と
一致し、一部又は完全に一致し、又はその一部からな
る。低いか、あるいは存在しないバリアは、コレクショ
ン接合の区域へのｎ型注入の追加により実現することが
できる。又は、その電気的バリアを実現するｐ＋型注入
を行なわないことにより実現することができる。かかる
ｐ＋型注入は、ｐウエル注入と呼ばれるものであり、又
はアンチパンチスルー注入と呼ばれるものであり、ある
いはブランケット注入と呼ばれるものでありあるいはＶ
ｔｈ調整注入と呼ばれるものである。これらはＣＭＯＳ
プロセスにおいてほぼ同様の効果を有しＣＭＯＳプロセ
スの標準的な工程として多くの場合役に立つ。
実現され、構成はｐ型基板からなり、電気的バリアを形
成する領域はｐ＋型注入として実現される。他の構成部
分は、さまざまな導電型、即ち、ｎ型接合を含んで形成
される。コレクション接合は、基板に対して低い電気的
バリアを備えたｎ型領域から形成される。より低いか、
又は形成されないバリアの区域は、コレクション接合と
一致し、一部又は完全に一致し、又はその一部からな
る。低いか、あるいは存在しないバリアは、コレクショ
ン接合の区域へのｎ型注入の追加により実現することが
できる。又は、その電気的バリアを実現するｐ＋型注入
を行なわないことにより実現することができる。かかる
ｐ＋型注入は、ｐウエル注入と呼ばれるものであり、又
はアンチパンチスルー注入と呼ばれるものであり、ある
いはブランケット注入と呼ばれるものでありあるいはＶ
ｔｈ調整注入と呼ばれるものである。これらはＣＭＯＳ
プロセスにおいてほぼ同様の効果を有しＣＭＯＳプロセ
スの標準的な工程として多くの場合役に立つ。
【００２０】かかるｎ型注入は、ｎウエル注入と呼ばれ
るものであり、あるいはアンチパンチスルー注入と呼ば
れるものであり、あるいはブランケット注入と呼ばれる
ものであり、あるいはＶｔｈ調整注入と呼ばれるもので
ある。
るものであり、あるいはアンチパンチスルー注入と呼ば
れるものであり、あるいはブランケット注入と呼ばれる
ものであり、あるいはＶｔｈ調整注入と呼ばれるもので
ある。
【００２１】本発明の代わりの具体例では、コレクショ
ン接合であってより深いｎ型注入又はｐ＋ｐ−バリアの
形成を行なわないコレクション接合を備えたピクセル構
造の部分を形成する検知器が、ＭＯＳＦＥＴの１の電極
（ソース又はドレイン）として実現される。そして、他
の電極は、一定の電圧に保たれる。正確な電圧は適切で
ない。即ち、他の電極は、フローティングノードでなけ
れば良い。コレクション接合は、ＭＯＳＦＥＴのゲート
によって、好ましくは完全に又は部分的に囲まれる。他
の電極は、完全に又は部分的にゲート及び第１の電極を
囲む。ＭＯＳＦＥＴのゲートはオフにバイヤスされ、双
方の電極は電気的に絶縁される。ＭＯＳＦＥＴゲート及
び接合を囲む他の電極は、接合エッジ効果による暗電流
の部分を減少させる。
ン接合であってより深いｎ型注入又はｐ＋ｐ−バリアの
形成を行なわないコレクション接合を備えたピクセル構
造の部分を形成する検知器が、ＭＯＳＦＥＴの１の電極
（ソース又はドレイン）として実現される。そして、他
の電極は、一定の電圧に保たれる。正確な電圧は適切で
ない。即ち、他の電極は、フローティングノードでなけ
れば良い。コレクション接合は、ＭＯＳＦＥＴのゲート
によって、好ましくは完全に又は部分的に囲まれる。他
の電極は、完全に又は部分的にゲート及び第１の電極を
囲む。ＭＯＳＦＥＴのゲートはオフにバイヤスされ、双
方の電極は電気的に絶縁される。ＭＯＳＦＥＴゲート及
び接合を囲む他の電極は、接合エッジ効果による暗電流
の部分を減少させる。
【００２２】本発明の原理は、ＣＣＤ又はＣＣＤ類似の
構造（フォトゲート、チャージインゼクションデバイス
（ＣＩＤ）、チャージスイープデバイス（ＣＳＤ））に
応用することができ、かかる構造においては、コレクテ
ィング接合が反転層又はＣＣＤ電極下部の埋め込みチャ
ネルからなる。即ち、表面チャネルＣＣＤ又は埋め込み
チャネルＣＣＤである。コレクション接合又はその一部
は、そのような構造で置き換えることも可能である。
構造（フォトゲート、チャージインゼクションデバイス
（ＣＩＤ）、チャージスイープデバイス（ＣＳＤ））に
応用することができ、かかる構造においては、コレクテ
ィング接合が反転層又はＣＣＤ電極下部の埋め込みチャ
ネルからなる。即ち、表面チャネルＣＣＤ又は埋め込み
チャネルＣＣＤである。コレクション接合又はその一部
は、そのような構造で置き換えることも可能である。
【００２３】本発明で説明する方法では、本発明は、結
局、ＥＰ−Ａ−０７３９０３９に述べられているような
ピクセル構造を備えたＣＭＯＳ光検知センサのような手
段により説明される。ＥＰ−Ａ−０７３９０３９は、こ
こに、添付文献として添付される。結局、例として述べ
られたところによると、半導体基板は、ｐ型導電体と仮
定されている。しかし、かかる記述から当業者であれば
ｎ型導電体の半導体基板を想像することは容易である。
他の均等の具体例は、当業者にとっては明らかであり、
本発明の精神及び見地は、添付した請求の範囲の文言に
限定されるものではない。
局、ＥＰ−Ａ−０７３９０３９に述べられているような
ピクセル構造を備えたＣＭＯＳ光検知センサのような手
段により説明される。ＥＰ−Ａ−０７３９０３９は、こ
こに、添付文献として添付される。結局、例として述べ
られたところによると、半導体基板は、ｐ型導電体と仮
定されている。しかし、かかる記述から当業者であれば
ｎ型導電体の半導体基板を想像することは容易である。
他の均等の具体例は、当業者にとっては明らかであり、
本発明の精神及び見地は、添付した請求の範囲の文言に
限定されるものではない。
【００２４】図１（Ａ）は、ｐ型ドーピングを備えた半
導体基板６を備えたピクセル構造の一部を示す。ｐ層又
は領域５は、かかる基板中に限定される。基板は代わり
の具体例においては、均一なｐ−又はｐ＋＋ドーピング
により形成される。ｐ−層は、拡散又はイオン注入又は
結晶成長又はＣＭＯＳ技術で知られた他の技術により限
定される。更に加えたｐ＋層又は領域３は、かかるｐ−
層基板中又は基板上に限定される。ｐ＋領域は、拡散に
より又はイオン注入又は結晶成長又はＣＭＯＳプロセス
で知られた他の技術により限定される。
導体基板６を備えたピクセル構造の一部を示す。ｐ層又
は領域５は、かかる基板中に限定される。基板は代わり
の具体例においては、均一なｐ−又はｐ＋＋ドーピング
により形成される。ｐ−層は、拡散又はイオン注入又は
結晶成長又はＣＭＯＳ技術で知られた他の技術により限
定される。更に加えたｐ＋層又は領域３は、かかるｐ−
層基板中又は基板上に限定される。ｐ＋領域は、拡散に
より又はイオン注入又は結晶成長又はＣＭＯＳプロセス
で知られた他の技術により限定される。
【００２５】ｐ＋領域３中に、第１の領域１及び第２の
領域２が限定される。かかる第１及び第２の領域は、ｎ
型ドーピングからなる。これらの第１及び第２の領域
は、イオン注入又は拡散又はＣＭＯＳプロセスにより知
られた他の技術により限定される。これらの第１及び第
２の領域は、ｐ型領域及び／又は基板とで接合を形成す
る。第１領域１は、基板中及び／又はｐ −領域（６、
５）中で放射により生成される電荷キャリアを集めるた
めのコレクション接合を形成する。この例によると、コ
レクション接合は、フォトダイオードである。第２の領
域２は、第１の領域１により集められた電荷キャリアに
より発生する信号を導く引き出し電極の部分の接合を形
成する。
領域２が限定される。かかる第１及び第２の領域は、ｎ
型ドーピングからなる。これらの第１及び第２の領域
は、イオン注入又は拡散又はＣＭＯＳプロセスにより知
られた他の技術により限定される。これらの第１及び第
２の領域は、ｐ型領域及び／又は基板とで接合を形成す
る。第１領域１は、基板中及び／又はｐ −領域（６、
５）中で放射により生成される電荷キャリアを集めるた
めのコレクション接合を形成する。この例によると、コ
レクション接合は、フォトダイオードである。第２の領
域２は、第１の領域１により集められた電荷キャリアに
より発生する信号を導く引き出し電極の部分の接合を形
成する。
【００２６】更には、付加的に、ｎ型の第４領域４を形
成し、第１領域１を完全に又は部分的に覆うことも可能
である。かかる第４領域は、第１領域からｐ−領域及び
／又は基板へと延びる。この第４領域は、好ましくは深
いイオン注入工程により限定されることが好ましいが、
ＣＭＯＳプロセスで知られた他の技術により限定される
ものであっても構わない。
成し、第１領域１を完全に又は部分的に覆うことも可能
である。かかる第４領域は、第１領域からｐ−領域及び
／又は基板へと延びる。この第４領域は、好ましくは深
いイオン注入工程により限定されることが好ましいが、
ＣＭＯＳプロセスで知られた他の技術により限定される
ものであっても構わない。
【００２７】図１（Ｂ）は、図１（Ａ）に示した構造の
他の具体例を示す。図２及び３は、図１に示した構造の
第１及び第２に沿った断面における電気的ポテンシャル
を示すものである。図１に示された構造においては、図
２及び３に示されるように、ｐ−領域に部分的ポテンシ
ャルの最少を有する。図２に示すようにｐ＋領域３によ
り形成された界面（３／５）における電気的バリアによ
り、ｐ−領域の電子は第２領域２の中には容易には拡散
しない。図３によれば、電子は、ｐ−領域５及びｎ＋領
域１の間のバリアによっては妨げられない。ゾーンI中
の電子はゾーンIIに拡散し、第１領域１で集められるこ
とは明らかである。図１に概略を模式的に示した構造中
の電荷キャリアの拡散は、モンテ・カルロ・シミュレー
ションに基づいてシミュレートされた。かかるシミュレ
ーション結果を図４に示す。
他の具体例を示す。図２及び３は、図１に示した構造の
第１及び第２に沿った断面における電気的ポテンシャル
を示すものである。図１に示された構造においては、図
２及び３に示されるように、ｐ−領域に部分的ポテンシ
ャルの最少を有する。図２に示すようにｐ＋領域３によ
り形成された界面（３／５）における電気的バリアによ
り、ｐ−領域の電子は第２領域２の中には容易には拡散
しない。図３によれば、電子は、ｐ−領域５及びｎ＋領
域１の間のバリアによっては妨げられない。ゾーンI中
の電子はゾーンIIに拡散し、第１領域１で集められるこ
とは明らかである。図１に概略を模式的に示した構造中
の電荷キャリアの拡散は、モンテ・カルロ・シミュレー
ションに基づいてシミュレートされた。かかるシミュレ
ーション結果を図４に示す。
【００２８】本発明によるピクセルのマトリックスで、
放射により発生した電子がランダムワークすることがシ
ミュレートされている。ピクセルは、図１（Ａ）に示す
構造に基づき形成される。電子の平均拡散距離が記録さ
れる。第４領域４が存在しない（すなわち従来構造）構
造における拡散距離は大きく電子は集められるか、ある
いはホールと再結合する前に、多くのピクセルを拡散す
る。第４の領域４を有する構造においては、電子はずっ
と速く集められる。かかる結果を以下の表に示す。表
は、７．５×７．５μｍのピッチで形成されたピクセル
のピクセルマトリックスについてシミュレートされ、各
ピクセル中には第１及び第４領域がさまざまなサイズで
形成されたものである。電子は、最も悪い場合において
は、４つのピクセルの間の端部において生成する。
放射により発生した電子がランダムワークすることがシ
ミュレートされている。ピクセルは、図１（Ａ）に示す
構造に基づき形成される。電子の平均拡散距離が記録さ
れる。第４領域４が存在しない（すなわち従来構造）構
造における拡散距離は大きく電子は集められるか、ある
いはホールと再結合する前に、多くのピクセルを拡散す
る。第４の領域４を有する構造においては、電子はずっ
と速く集められる。かかる結果を以下の表に示す。表
は、７．５×７．５μｍのピッチで形成されたピクセル
のピクセルマトリックスについてシミュレートされ、各
ピクセル中には第１及び第４領域がさまざまなサイズで
形成されたものである。電子は、最も悪い場合において
は、４つのピクセルの間の端部において生成する。
【００２９】
【表１】
【００３０】結果的な拡散距離は、理想的な結果（３．
７５μｍ）に近くなる。この種類のピクセルは、このよ
うに理想に近いモジュレーショントランスファーフアン
クション（ＭＴＦ）を備える。それは、ほぼ１００％の
フィルファクタを有し、このことは光に晒されるピクセ
ルマトリックスのすべての表面が、光の収集に寄与する
ことを意味する。実際に光により生成される基板電荷キ
ャリアのすべてがコレクション接合に流れる。従来技術
のピクセル構造においては、生成された電荷キャリアの
一部は引き出し回路の接続により収集されこのような電
荷は消失していた。
７５μｍ）に近くなる。この種類のピクセルは、このよ
うに理想に近いモジュレーショントランスファーフアン
クション（ＭＴＦ）を備える。それは、ほぼ１００％の
フィルファクタを有し、このことは光に晒されるピクセ
ルマトリックスのすべての表面が、光の収集に寄与する
ことを意味する。実際に光により生成される基板電荷キ
ャリアのすべてがコレクション接合に流れる。従来技術
のピクセル構造においては、生成された電荷キャリアの
一部は引き出し回路の接続により収集されこのような電
荷は消失していた。
【００３１】領域３の導入は多くの効果を持つがそれら
の２つは以下の通りである。フォトダイオード１、４−
５、６は、すべてのピクセルからの光電荷を集め１００
％のフィルファクタに到達することができる。フォトダ
イオードは、すべてのピクセルからの光電荷を集め、フ
ィルファクタは単に以下の３つの要素によってのみ制限
されるにすぎない。 引き出し回路、それ自身の接続の内部の光トラッ
プ。これは短い波長に対して確かに制限となり低い浸透
深さを備える。 接合部金属による光の反射。 再結合。自由電子は不明瞭には拡散せず一定の典型
的な再結合長さの後に再結合する。ＣＭＯＳ技術におい
ては、この長さがピクセルピッチの数倍を越える。
の２つは以下の通りである。フォトダイオード１、４−
５、６は、すべてのピクセルからの光電荷を集め１００
％のフィルファクタに到達することができる。フォトダ
イオードは、すべてのピクセルからの光電荷を集め、フ
ィルファクタは単に以下の３つの要素によってのみ制限
されるにすぎない。 引き出し回路、それ自身の接続の内部の光トラッ
プ。これは短い波長に対して確かに制限となり低い浸透
深さを備える。 接合部金属による光の反射。 再結合。自由電子は不明瞭には拡散せず一定の典型
的な再結合長さの後に再結合する。ＣＭＯＳ技術におい
ては、この長さがピクセルピッチの数倍を越える。
【００３２】第２はイメージの鮮明さ又はＭＴＦであ
る。領域３が基板及びコレクション接合１の間に存在す
るような場合においては、領域３と基板との界面におい
て電荷キャリアの拡散のためのバリアを形成する領域３
があり、これがコレクション接合１により電荷キャリア
が容易に集められることを妨げる。自由電子は隣のピク
セルに拡散するための時間を有し、結局そこで集められ
る又は再結合し、イメージの不鮮明さを引き起こす。フ
ォトダイオード中の領域４の限定によるこのようなバリ
アの省略は、光電荷を低減することとなる。
る。領域３が基板及びコレクション接合１の間に存在す
るような場合においては、領域３と基板との界面におい
て電荷キャリアの拡散のためのバリアを形成する領域３
があり、これがコレクション接合１により電荷キャリア
が容易に集められることを妨げる。自由電子は隣のピク
セルに拡散するための時間を有し、結局そこで集められ
る又は再結合し、イメージの不鮮明さを引き起こす。フ
ォトダイオード中の領域４の限定によるこのようなバリ
アの省略は、光電荷を低減することとなる。
【００３３】発明の好ましい具体例 標準的なＣＭＯＳプロセスにおいて、フォトダイオード
の小さな２つのアレイ（Ａ、Ｂ）が、集積回路の部分と
して形成される。（Ａ）の場合、接合は従来技術のよう
にｐ型基板中の浅いｎ型領域からなる。接合寸法は、２
×２μｍであり、ピクセルピッチは７．５μｍである。
ピクセルアレイの中央の列は光に晒され、ピクセルの隣
接した列は金属シールドにより光から遮断される。ピク
セルの列の平行した出力は、集積回路の外部に設けら
れ、ピクセルの列の効果的な光電流が測定できる。
の小さな２つのアレイ（Ａ、Ｂ）が、集積回路の部分と
して形成される。（Ａ）の場合、接合は従来技術のよう
にｐ型基板中の浅いｎ型領域からなる。接合寸法は、２
×２μｍであり、ピクセルピッチは７．５μｍである。
ピクセルアレイの中央の列は光に晒され、ピクセルの隣
接した列は金属シールドにより光から遮断される。ピク
セルの列の平行した出力は、集積回路の外部に設けら
れ、ピクセルの列の効果的な光電流が測定できる。
【００３４】（Ｂ）の場合、基板はすべてのフォトダイ
オードにおいて、小さな２×２μｍのｎウエル注入がホ
トダイオードの内部に形成されている点を除いて、上記
構造と同一である。ここで用いられたＣＭＯＳプロセス
は、ｐウエルと呼ばれるものであり、これはｎウエル中
に補足的に設けられるものである。ｎウエル注入に晒さ
れない他の区域は、ｐ型ドーパントが注入され、かかる
部分においてｐ型ノードが表面に近ずくようにされる。
オードにおいて、小さな２×２μｍのｎウエル注入がホ
トダイオードの内部に形成されている点を除いて、上記
構造と同一である。ここで用いられたＣＭＯＳプロセス
は、ｐウエルと呼ばれるものであり、これはｎウエル中
に補足的に設けられるものである。ｎウエル注入に晒さ
れない他の区域は、ｐ型ドーパントが注入され、かかる
部分においてｐ型ノードが表面に近ずくようにされる。
【００３５】最終的な構造は、図１（Ａ）に示した発明
の概略図による検知器の具体例であることが好ましい。
理想的な場合、ピクセルの露出された列はすべての光電
流を検知し、覆われたピクセルの列はゼロ電流であるこ
とが好ましい。これは横方向の電荷の拡散及び光の反射
が起こらないケースである。
の概略図による検知器の具体例であることが好ましい。
理想的な場合、ピクセルの露出された列はすべての光電
流を検知し、覆われたピクセルの列はゼロ電流であるこ
とが好ましい。これは横方向の電荷の拡散及び光の反射
が起こらないケースである。
【００３６】測定結果は、図５に要約され、Ａは従来技
術の場合であり、Ｂは本発明による領域及び接合を備え
る場合である。図５に示す結果において、Ａ１／Ｂ１は
露出したピクセルにより集められた電流であり、Ａ２／
Ｂ２は覆われた隣接されたピクセルにより集められた電
流であり、Ａ３／Ｂ３はさらにそれに隣接するピクセル
により集められた電流であり、Ａ４／Ｂ４はかかるピク
セルに連続して隣接した４つのピクセルの電流の層であ
る。図５（Ｂ）に示すようなｎウエルドットの効果によ
る振舞いの変化は、本発明の原理を示すものである。露
出された中央のピクセル列がより多い光電流を集める
（Ｂ１）のみならず全電流の絶対量もずっと高くなりこ
のことは、構造Ｂが構造Ａにおいて電荷キャリアの再結
合により失われる電流をも集めていることを示す。
術の場合であり、Ｂは本発明による領域及び接合を備え
る場合である。図５に示す結果において、Ａ１／Ｂ１は
露出したピクセルにより集められた電流であり、Ａ２／
Ｂ２は覆われた隣接されたピクセルにより集められた電
流であり、Ａ３／Ｂ３はさらにそれに隣接するピクセル
により集められた電流であり、Ａ４／Ｂ４はかかるピク
セルに連続して隣接した４つのピクセルの電流の層であ
る。図５（Ｂ）に示すようなｎウエルドットの効果によ
る振舞いの変化は、本発明の原理を示すものである。露
出された中央のピクセル列がより多い光電流を集める
（Ｂ１）のみならず全電流の絶対量もずっと高くなりこ
のことは、構造Ｂが構造Ａにおいて電荷キャリアの再結
合により失われる電流をも集めていることを示す。
【００３７】能動ピクセルの多くの型の他の実現は、更
に、多くの優れた違いを示す。好ましい具体例において
は、我々は、ＥＰ−Ａ−０７３９０３９に示されている
ような３つのトランジスタのピクセル構造を用いる。ホ
トダイオードの内部のｎウエルの小さなドットの追加は
集められる電流を急激に増加させ、６５０ｎｍの光に対
して５から１０倍となる。ピクセルが１５％のフィルフ
ァクタで形成されるという事実を考慮すると（露出され
たホトダイオードのみの区域）、かかる５から１０のフ
ァクターはフィルファクタが１００％に近いことを示し
ている。
に、多くの優れた違いを示す。好ましい具体例において
は、我々は、ＥＰ−Ａ−０７３９０３９に示されている
ような３つのトランジスタのピクセル構造を用いる。ホ
トダイオードの内部のｎウエルの小さなドットの追加は
集められる電流を急激に増加させ、６５０ｎｍの光に対
して５から１０倍となる。ピクセルが１５％のフィルフ
ァクタで形成されるという事実を考慮すると（露出され
たホトダイオードのみの区域）、かかる５から１０のフ
ァクターはフィルファクタが１００％に近いことを示し
ている。
【００３８】本発明の検知器の利点は更に以下の通りで
ある。フォトダイオード接合により覆われないピクセル
区域上に入射する光により発生する光チャージは、フォ
トダイオード接続により集められる。これは、たとえこ
の区域が光生成チャージを集めることができる接続を含
んだ引き出し回路により覆われている場合であってもで
ある。本発明のピクセルは、金属接合のような不透明の
材料により覆われたような部分を除いて、ほぼ１００％
に近いフィルファクタを有する。関係しない回路の接続
の内部で発生した電荷は、検知のために喪失される。こ
れらの接続は浅く、約５００から６００ｎｍ以下の波長
の放射はシリコン基板の深くで電子ホール対に変換さ
れ、かかる影響は検知性能の僅な低下のみしか招かな
い。
ある。フォトダイオード接合により覆われないピクセル
区域上に入射する光により発生する光チャージは、フォ
トダイオード接続により集められる。これは、たとえこ
の区域が光生成チャージを集めることができる接続を含
んだ引き出し回路により覆われている場合であってもで
ある。本発明のピクセルは、金属接合のような不透明の
材料により覆われたような部分を除いて、ほぼ１００％
に近いフィルファクタを有する。関係しない回路の接続
の内部で発生した電荷は、検知のために喪失される。こ
れらの接続は浅く、約５００から６００ｎｍ以下の波長
の放射はシリコン基板の深くで電子ホール対に変換さ
れ、かかる影響は検知性能の僅な低下のみしか招かな
い。
【００３９】本発明の検知器のコレクション接合の容量
は、全ピクセル表面を覆うような接続の容量に比べて大
変小さく、それでこれらは同様の光を集める表面を、有
効に有する。イメージングセンサの主なノイズソースの
１つとして、ＫＴＣノイズと呼ばれるものがある。この
ノイズは、典型的にはフォトチャージの測定の確定性の
ノイズチャージとの量として表され、接合の容量の平方
根に比例する。低いノイズチャージを備えたピクセルを
得るために、容量の低いホトダイオードを設計しなけれ
ばいけない。単位区域に対して与えられた容量におい
て、最もノイズの低いダイオードは、最も狭い区域を有
し、即ち、低い光収集区域である。本発明は、小さい接
続区域及び小さい接続容量を有するが、大きなコレクシ
ョン体積を備えたフォトダイオードを形成するものであ
る。
は、全ピクセル表面を覆うような接続の容量に比べて大
変小さく、それでこれらは同様の光を集める表面を、有
効に有する。イメージングセンサの主なノイズソースの
１つとして、ＫＴＣノイズと呼ばれるものがある。この
ノイズは、典型的にはフォトチャージの測定の確定性の
ノイズチャージとの量として表され、接合の容量の平方
根に比例する。低いノイズチャージを備えたピクセルを
得るために、容量の低いホトダイオードを設計しなけれ
ばいけない。単位区域に対して与えられた容量におい
て、最もノイズの低いダイオードは、最も狭い区域を有
し、即ち、低い光収集区域である。本発明は、小さい接
続区域及び小さい接続容量を有するが、大きなコレクシ
ョン体積を備えたフォトダイオードを形成するものであ
る。
【００４０】本発明の好ましい具体例のデバイスは、一
般的なＣＭＯＳ技術に適用された注入を備えることによ
り満たされる。これにより必要なプロファイルが実現で
きる。本発明の構造は、標準的なＣＭＯＳ技術において
でも得ることが可能である。ツインウエルと呼ばれるＣ
ＭＯＳプロセスにおける特徴を備えたファンドリーであ
る。他のファンドリーは、似た構造であるが、違ったよ
うに呼ばれる。即ち、アンチパンチスルー注入、ブラン
ケット注入、Ｖｔｈ調整注入等である。原理自体は同じ
であり、本発明の好ましい具体例の実現の方法として同
様に用いることができる。ツインウエルＣＭＯＳプロセ
スにおいては、ｎＭＯＳ及びｐＭＯＳ双方の構造がそれ
ら自身のウエル中に形成される（それぞれｐウエル及び
ｎウエル中に形成される）。結果として、シリコン基板
は、低ドープのｐ型となり、又は低くドープされたｐ型
結晶成長層であって高くドープされたウエハの上に形成
された層からなる。
般的なＣＭＯＳ技術に適用された注入を備えることによ
り満たされる。これにより必要なプロファイルが実現で
きる。本発明の構造は、標準的なＣＭＯＳ技術において
でも得ることが可能である。ツインウエルと呼ばれるＣ
ＭＯＳプロセスにおける特徴を備えたファンドリーであ
る。他のファンドリーは、似た構造であるが、違ったよ
うに呼ばれる。即ち、アンチパンチスルー注入、ブラン
ケット注入、Ｖｔｈ調整注入等である。原理自体は同じ
であり、本発明の好ましい具体例の実現の方法として同
様に用いることができる。ツインウエルＣＭＯＳプロセ
スにおいては、ｎＭＯＳ及びｐＭＯＳ双方の構造がそれ
ら自身のウエル中に形成される（それぞれｐウエル及び
ｎウエル中に形成される）。結果として、シリコン基板
は、低ドープのｐ型となり、又は低くドープされたｐ型
結晶成長層であって高くドープされたウエハの上に形成
された層からなる。
【００４１】ｐＭＯＳ構造は、ｎウエル中に形成され、
基板と深く接続される。ｎＭＯＳ構造は、ｐウエル中に
形成され、かかる場合は接続とはならない。（これはか
かるｐタイプが基板の型と同じ型だからである）。しか
しながら、その下の基板よりも高くドープされた部分に
ｎＭＯＳ構造が形成される。これは、標準的なＣＭＯＳ
プロセスで短いチャネルのトランジスタを形成するため
に導入される構造と類似している。本発明は、光コレク
ティングコレクション接合としてｎ接合を用いることに
より実現され、ｎウエル注入を伴ったｎ接合の部分を被
せることによりｐ＋／ｐ −バリアを貫いて実現される。
基板と深く接続される。ｎＭＯＳ構造は、ｐウエル中に
形成され、かかる場合は接続とはならない。（これはか
かるｐタイプが基板の型と同じ型だからである）。しか
しながら、その下の基板よりも高くドープされた部分に
ｎＭＯＳ構造が形成される。これは、標準的なＣＭＯＳ
プロセスで短いチャネルのトランジスタを形成するため
に導入される構造と類似している。本発明は、光コレク
ティングコレクション接合としてｎ接合を用いることに
より実現され、ｎウエル注入を伴ったｎ接合の部分を被
せることによりｐ＋／ｐ −バリアを貫いて実現される。
【００４２】ｎウエル注入は深く、ｐウエルを通って低
ドープ基板中に突き抜ける。結果として、能動あるいは
受動ピクセルの部分である他のｎＭＯＳＦＥＴは浅い接
合のみで形成され基板には到達しない。もし能動ピクセ
ルの複雑さがｐＭＯＳＦＥＴを含むことを要求した場
合、即ち、ｎウエル中で形成することを必要とした場
合、このｎウエル、即ち光コレクティング接合と同じ型
の接続であるｎウエルが、光コレクティング接合と光コ
レクティング接続に匹敵することになり、その効果の一
部をキャンセルすることとなることを明記しておく。
ドープ基板中に突き抜ける。結果として、能動あるいは
受動ピクセルの部分である他のｎＭＯＳＦＥＴは浅い接
合のみで形成され基板には到達しない。もし能動ピクセ
ルの複雑さがｐＭＯＳＦＥＴを含むことを要求した場
合、即ち、ｎウエル中で形成することを必要とした場
合、このｎウエル、即ち光コレクティング接合と同じ型
の接続であるｎウエルが、光コレクティング接合と光コ
レクティング接続に匹敵することになり、その効果の一
部をキャンセルすることとなることを明記しておく。
【００４３】この問題は、ＭＯＳＦＥＴの１つの型のみ
を用いた能動ピクセルにおいては発生しない。通常のプ
ロセスにおいては、かかる状況は光コレクション接合の
ためではなく、ｐＭＯＳＦＥＴを越えたｎウエルに深い
ｐ型注入を有することにより緩和することが可能とな
る。接合スパイクは浅い接合を通ったメタライゼーショ
ンスパイクの効果として知られている。これは高い暗電
流ピクセルの原因の１つである。本発明のピクセルで可
能なウエルの上に接触したクリティカルなダイオードを
置くことにより、基板のリークを避けることができる。
これはピクセルマトリックス中の白いピクセルの少ない
数を越えて発生する。
を用いた能動ピクセルにおいては発生しない。通常のプ
ロセスにおいては、かかる状況は光コレクション接合の
ためではなく、ｐＭＯＳＦＥＴを越えたｎウエルに深い
ｐ型注入を有することにより緩和することが可能とな
る。接合スパイクは浅い接合を通ったメタライゼーショ
ンスパイクの効果として知られている。これは高い暗電
流ピクセルの原因の１つである。本発明のピクセルで可
能なウエルの上に接触したクリティカルなダイオードを
置くことにより、基板のリークを避けることができる。
これはピクセルマトリックス中の白いピクセルの少ない
数を越えて発生する。
【００４４】発明の他の具体例 本発明によるＣＭＯＳセンサのピクセルの光コレクティ
ング接続は、ＭＯＳ構造又は埋め込みチャネルＭＯＳＦ
ＥＴの反転領域又は空洞領域から形成することもでき
る。光コレクティング接続は、フォトトランジスタであ
っても良く、かかるフォトトランジスタは、垂直ｐｎｐ
構造から形成することができ、かかる構造ではコレクタ
は基板であり、ベースが深いｎウエル注入層であり、エ
ミッタがかかるウエル内部に浅い接続を形成するｐ型領
域である。このような構造は、本発明の好ましい具体例
のような電荷コレクティング特性を有するが、更に、内
部電流増殖といった付価値をも含む。
ング接続は、ＭＯＳ構造又は埋め込みチャネルＭＯＳＦ
ＥＴの反転領域又は空洞領域から形成することもでき
る。光コレクティング接続は、フォトトランジスタであ
っても良く、かかるフォトトランジスタは、垂直ｐｎｐ
構造から形成することができ、かかる構造ではコレクタ
は基板であり、ベースが深いｎウエル注入層であり、エ
ミッタがかかるウエル内部に浅い接続を形成するｐ型領
域である。このような構造は、本発明の好ましい具体例
のような電荷コレクティング特性を有するが、更に、内
部電流増殖といった付価値をも含む。
【００４５】集積メモリエレメントを備えたピクセル 本発明は、ピクセル中にメモリエレメントを有するピク
セルを形成することもでき、かかるメモリエレメント
は、光からよりよく遮断される。アナログメモリエレメ
ントは通常キャパシタであり、かかるキャパシタは接合
の一部であるか又は接合を有するトランジスタのような
他の回路エレメントとの接続である。接続部は光検知を
し、かかる光検知特性はキャパシタに蓄積された電荷に
影響を与える電流の流れを引き起こす。メモリエレメン
ト又はキャパシタはさまざまな目的のために用いること
ができる。空間的及び時間的な染み出しイメージの記憶
等である。図６は遅い集積時間を備えたフレームの回路
の例であり、非破壊的な方法で高速で読み出しすること
ができる。この図では光コレクション接合（１、４−
５、６）は、スイッチによりリセットされる（例えば、
ＭＯＳＦＥＴ２０）。
セルを形成することもでき、かかるメモリエレメント
は、光からよりよく遮断される。アナログメモリエレメ
ントは通常キャパシタであり、かかるキャパシタは接合
の一部であるか又は接合を有するトランジスタのような
他の回路エレメントとの接続である。接続部は光検知を
し、かかる光検知特性はキャパシタに蓄積された電荷に
影響を与える電流の流れを引き起こす。メモリエレメン
ト又はキャパシタはさまざまな目的のために用いること
ができる。空間的及び時間的な染み出しイメージの記憶
等である。図６は遅い集積時間を備えたフレームの回路
の例であり、非破壊的な方法で高速で読み出しすること
ができる。この図では光コレクション接合（１、４−
５、６）は、スイッチによりリセットされる（例えば、
ＭＯＳＦＥＴ２０）。
【００４６】光コレクション接合により得られた信号
は、キャパシタ２２上のスイッチ２１により定期的にサ
ンプリングされる。この電圧は、Ａとして表した回路上
で古典的な方法により増幅される。図６の回路は、適当
な動作を得るためにキャパシタ２２上で安定信号を有す
る。キャパシタ２２及びそれに相互接続される部分は光
から遮断されるべきであり、メタライゼーションを用い
ることにより真っ直ぐとなる。しかしながら、キャパシ
タ２２及び／又はそれに対する相互接続部は、光生成に
より基板内に存在する電荷を集めることができる。特
に、基板深くで生成される光電荷は、容易にキャパシタ
２２又はその接続部分に拡散することができ、そこで電
荷を放出する。もしフォトダイオード（１、４−５、
６）が本発明にしたがって形成されていれば、基板内で
拡散する電荷はフォトダイオード（１、４−５、６）に
集められ、キャパシタ２２上の電荷には影響を与えな
い。
は、キャパシタ２２上のスイッチ２１により定期的にサ
ンプリングされる。この電圧は、Ａとして表した回路上
で古典的な方法により増幅される。図６の回路は、適当
な動作を得るためにキャパシタ２２上で安定信号を有す
る。キャパシタ２２及びそれに相互接続される部分は光
から遮断されるべきであり、メタライゼーションを用い
ることにより真っ直ぐとなる。しかしながら、キャパシ
タ２２及び／又はそれに対する相互接続部は、光生成に
より基板内に存在する電荷を集めることができる。特
に、基板深くで生成される光電荷は、容易にキャパシタ
２２又はその接続部分に拡散することができ、そこで電
荷を放出する。もしフォトダイオード（１、４−５、
６）が本発明にしたがって形成されていれば、基板内で
拡散する電荷はフォトダイオード（１、４−５、６）に
集められ、キャパシタ２２上の電荷には影響を与えな
い。
【００４７】可能な改良の断面図を図７に示す。ここで
は、キャパシタ及びスイッチは、金属製の光シールド１
２４を備えたＭＯＳ構造として実現されている。かかる
シールドは、キャパシタ領域上に堆積され、誘電体は金
属シールド１２４とスイッチ１２１、１２０及びキャパ
シタ１２２の金属又はポリシリコンゲートとの間に配置
される。増幅及び増殖回路は図示されていない。
は、キャパシタ及びスイッチは、金属製の光シールド１
２４を備えたＭＯＳ構造として実現されている。かかる
シールドは、キャパシタ領域上に堆積され、誘電体は金
属シールド１２４とスイッチ１２１、１２０及びキャパ
シタ１２２の金属又はポリシリコンゲートとの間に配置
される。増幅及び増殖回路は図示されていない。
【００４８】低い暗電流を備えたピクセルを得るための
ウエルピクセルの適用 フォトダイオードの暗電流がダイオードのエッジ又はシ
リコンとＳｉＯ2との界面における熱的発生メカニズム
によることはよく知られている。ＣＣＤの暗電流は、イ
ンバージョンモード又はオールフェースピンニングと呼
ばれる方法により十分に低減されている。このようなＣ
ＣＤにおいて、Ｓｉ−ＳｉＯ2界面は反転させられ、埋
め込みチャネル（有用な検知体積）はこの界面とはコン
タクトを有しない。かかる方法は典型的には１００のフ
ァクターで暗電流を減少することができる。
ウエルピクセルの適用 フォトダイオードの暗電流がダイオードのエッジ又はシ
リコンとＳｉＯ2との界面における熱的発生メカニズム
によることはよく知られている。ＣＣＤの暗電流は、イ
ンバージョンモード又はオールフェースピンニングと呼
ばれる方法により十分に低減されている。このようなＣ
ＣＤにおいて、Ｓｉ−ＳｉＯ2界面は反転させられ、埋
め込みチャネル（有用な検知体積）はこの界面とはコン
タクトを有しない。かかる方法は典型的には１００のフ
ァクターで暗電流を減少することができる。
【００４９】本発明のウエルピクセルは、同じ目的のた
めに適用される。もしピクセルが光コレクション接合に
対して大きければ、他の領域はその材料のバルクを表面
からさえぎる構造により覆われる。これには２つの方法
がある。 （Ａ）スクリーンジャンクション３２の使用 （Ｂ）反転層１３２の使用これはポリシリコンゲート電
極により引き起こされる。
めに適用される。もしピクセルが光コレクション接合に
対して大きければ、他の領域はその材料のバルクを表面
からさえぎる構造により覆われる。これには２つの方法
がある。 （Ａ）スクリーンジャンクション３２の使用 （Ｂ）反転層１３２の使用これはポリシリコンゲート電
極により引き起こされる。
【００５０】（Ａ）の例を図８に示す。 （Ｂ）の２つの例は図９示される。ここにおいて、バリ
ア領域中のスクリーニング反転層１３２を形成するポリ
シリコンゲート電極３７が示されている。
ア領域中のスクリーニング反転層１３２を形成するポリ
シリコンゲート電極３７が示されている。
【００５１】ＣＣＤ又はＣＣＤ類似の構造における改良 本発明は、能動又は受動ピクセル構造に対しても適用可
能であり、図１０に示すようなＣＣＤ構造に対しても適
用できる。本発明の光コレクション接合は、フォトダイ
オードからなるが、半導体基板４５に対する空乏層又は
反転層４１からなる接合であってもよい（表面チャネル
ＣＣＤのように）。また、本発明の光コレクション接合
は、半導体基板に埋め込まれた（部分的に）空乏層され
た埋め込みチャネルによっても形成することができる
（埋め込みチャネルＣＣＤのように）。
能であり、図１０に示すようなＣＣＤ構造に対しても適
用できる。本発明の光コレクション接合は、フォトダイ
オードからなるが、半導体基板４５に対する空乏層又は
反転層４１からなる接合であってもよい（表面チャネル
ＣＣＤのように）。また、本発明の光コレクション接合
は、半導体基板に埋め込まれた（部分的に）空乏層され
た埋め込みチャネルによっても形成することができる
（埋め込みチャネルＣＣＤのように）。
【００５２】かかる構造は、典型的にはＣＣＤ、ＣＩＤ
（チャージインゼクションデバイス）、フォトゲート、
又はそれらにおいて用いられる。これらはバーチャル接
合と呼ばれ、光生成電荷キャリアを集める物理的なｎｐ
接続と同じような機能を実際に有する。ＣＣＤセルはこ
のようにそれ自体光検知エレメントであり、ＣＣＤエレ
メント４９により電気静電誘導されたポテンシャルポケ
ットに蓄えられる。もしポテンシャルバリアが光センシ
ティブ体積（基板４７）とポテンシャルポケットとの間
に存在した場合、電荷の収集が妨げられるであろう。
（チャージインゼクションデバイス）、フォトゲート、
又はそれらにおいて用いられる。これらはバーチャル接
合と呼ばれ、光生成電荷キャリアを集める物理的なｎｐ
接続と同じような機能を実際に有する。ＣＣＤセルはこ
のようにそれ自体光検知エレメントであり、ＣＣＤエレ
メント４９により電気静電誘導されたポテンシャルポケ
ットに蓄えられる。もしポテンシャルバリアが光センシ
ティブ体積（基板４７）とポテンシャルポケットとの間
に存在した場合、電荷の収集が妨げられるであろう。
【００５３】本発明は、このようにバーチャルジャンク
ションの電荷収集の増加にも用いることができる。図１
０においては、ＣＣＤ類似の構造の表面チャネルの断面
図が示されている。ここにおいて、ＣＣＤの反転層４１
に到達する基板からの電子のためのバリアが供給され
る。 （Ａ）ｐウエル４３の開口により（省略）。 （Ｂ）そのポテンシャルバリアを貫き又は低くする本発
明の原理に基づく明白なｎ型注入４４による。
ションの電荷収集の増加にも用いることができる。図１
０においては、ＣＣＤ類似の構造の表面チャネルの断面
図が示されている。ここにおいて、ＣＣＤの反転層４１
に到達する基板からの電子のためのバリアが供給され
る。 （Ａ）ｐウエル４３の開口により（省略）。 （Ｂ）そのポテンシャルバリアを貫き又は低くする本発
明の原理に基づく明白なｎ型注入４４による。
【図１】 （Ａ）（Ｂ）は、本発明の第１及び第２の具
体例の検知器の概略図である。
体例の検知器の概略図である。
【図２】 図１（Ａ）のラインIに沿った断面における
検知器の電気ポテンシャルを示す。
検知器の電気ポテンシャルを示す。
【図３】 図１（Ａ）のラインIIに沿った断面における
電気ポテンシャルを示す。
電気ポテンシャルを示す。
【図４】 モンテ・カルロ・シミュレーションによる図
１（Ａ）の構造における電荷キャリアの拡散シミュレー
ションを示す。
１（Ａ）の構造における電荷キャリアの拡散シミュレー
ションを示す。
【図５】 （Ａ）（Ｂ）は、本発明（５（Ｂ））及び従
来技術（５（Ａ））に基づいて製造された検知器の測定
結果を示す。
来技術（５（Ａ））に基づいて製造された検知器の測定
結果を示す。
【図６】 ピクセル上にメモリエレメントを備えた本発
明のピクセル構造を示す。
明のピクセル構造を示す。
【図７】 図６のピクセル構造の可能な改良を施した半
導体基板の断面図を示す。
導体基板の断面図を示す。
【図８】 第１の低い暗電流ピクセルの本発明の検知器
を示します。
を示します。
【図９】 第２の暗電流ピクセルに適用した本発明の検
知器の構造を示す。
知器の構造を示す。
【図１０】 本発明の原理による表面チャネルＣＣＤ類
似構造の断面図を示す。
似構造の断面図を示す。
１ 第１の領域、２ 第２の領域、３ ｐ＋領域、４
第４領域、５ ｐ−層、６ 半導体基板。
第４領域、５ ｐ−層、６ 半導体基板。
Claims (31)
- 【請求項１】 半導体基板を含む電磁放射用検出器であ
って、 上記基板が、第１の領域と、第２の領域とを含み、上記
第１の領域及び第２の領域が、上記放射により基板中で
形成された電荷キャリアを集めるために設けられ、更
に、上記基板が、上記電荷キャリアが上記第２の領域に
拡散するのを十分に妨げるバリアを形成する第３の領域
とを含みことを特徴とする電磁放射検出器。 - 【請求項２】 上記基板が、第１の領域、第２の領域、
及び第３の領域とを含み、 上記第１の領域、第２の領域、及びできる限り第３の領
域が、放射に対して露出されたことを特徴とする請求項
１に記載の検出器。 - 【請求項３】 上記基板と上記第１の領域との間に、バ
リアがないか、又は実質的にゼロのバリアを備えるか、
又は上記第２の領域と上記基板との間のバリアより十分
に低いバリアを備えることを特徴とする請求項１に記載
の検出器。 - 【請求項４】 上記第３の領域が、上記電荷キャリアが
上記第１の領域に拡散するための十分に低いバリアを形
成することを特徴とする請求項１に記載の検出器。 - 【請求項５】 小さいが効果的なバリアを、上記半導体
基板中の放射検知体積と、読出し回路を備えた領域及び
接合との間に備え、 上記半導体中の放射検知体積と、放射により形成された
電荷キャリアを集めるために設けられた領域及び接合と
の間に、バリアを有しないか又は低いバリアを有するこ
とを特徴とする請求項１に記載の検出器。 - 【請求項６】 上記第２の領域の下部の上記基板で形成
された電荷キャリアの少なくとも一部が、上記第１の領
域に集められることを特徴とする請求項１に記載の検出
器。 - 【請求項７】 上記基板が第１導電型のドーパントを有
し、上記第１の領域及び第２の領域が第２導電型の他の
ドーパントを有し、上記第３の領域が第１導電型のドー
パントを有し、 上記第３の領域のドーピングレベルが、上記基板のドー
ピングレベルより高いことを特徴とする請求項１に記載
の検出器。 - 【請求項８】 上記第１の領域が上記基板と接合を形成
し、上記第２の領域が上記第３の領域と接合を形成する
ことを特徴とする請求項７に記載の検出器。 - 【請求項９】 上記第１の領域が、フォトトランジスタ
の一部であることを特徴とする請求項８に記載の検出
器。 - 【請求項１０】 上記フォトトランジスタが、縦型ｎｐ
ｎ構造、又は縦型ｐｎｐ構造であり、 上記基板が上記フォトトランジスタのコレクタであり、
上記第１の領域が上記フォトトランジスタのベースであ
り、上記第１の領域が、更に、上記フォトトランジスタ
のエミッタである第５の領域を含みことを特徴とする請
求項９に記載の検出器。 - 【請求項１１】 更に、上記第１の領域及び上記基板に
隣り合った第４の領域を含み、上記第４の領域が、上記
第２導電型のドーパントを有することを特徴とする請求
項７に記載の検出器。 - 【請求項１２】 ＣＣＤ又はＣＣＤのようなセンサに集
積化され、 上記第１の領域が、反転層、又はＣＣＤ若しくはＣＣＤ
のようなセンサの電極下部の埋め込みチャネルであるこ
とを特徴とする請求項１に記載の検出器。 - 【請求項１３】 上記ＣＣＤにようなセンサが、フォト
ゲート、又はチャージインジェクソン素子、又はチャー
ジスイープ素子であることを特徴とする請求項１２に記
載の検出器。 - 【請求項１４】 上記第３の領域が、電子又はホールが
上記第２の領域に拡散するのを十分に妨げる静電バリア
を形成し、該バリアが、上記第３の領域と上記基板との
間の界面に形成されることを特徴とする請求項１に記載
の検出器を含む光検知用ＭＯＳベースピクセル構造。 - 【請求項１５】 上記基板と上記第１の領域との間に、
バリアがないか、実質的にゼロのバリアを備えるか、上
記第２の領域と上記基板との間より十分に低いバリアを
備えることを特徴とする請求項１４に記載のピクセル構
造。 - 【請求項１６】 上記第３の領域が、上記電荷キャリア
が上記第１の領域に拡散するために十分に低いバリアを
形成することを特徴とする請求項１４に記載のピクセル
構造。 - 【請求項１７】 小さいが効果的なバリアを、上記半導
体基板中の放射検知体積と、読出し回路を備えた領域及
び接合との間に備え、 上記半導体中の放射検知体積と、放射により形成された
電荷キャリアを集めるために設けられた領域及び接合と
の間に、バリアを有しないか、又は低いバリアを有する
ことを特徴とする請求項１４に記載のピクセル構造。 - 【請求項１８】 上記第１の領域が、空乏層、又はＭＯ
Ｓ構造若しくは埋め込みチャネルＭＯＳトランジスタの
反転層であることを特徴とする請求項１４に記載のピク
セル構造。 - 【請求項１９】 上記第２の領域が、上記第１の領域中
の電荷キャリアにより形成された信号が処理される回路
の一部であることを特徴とする請求項１４に記載のピク
セル構造。 - 【請求項２０】 上記基板がｐ型基板であり、上記第３
の領域がより高いドーピングレベルのｐ型領域であり、
上記第１及び第２の領域がｎ型領域であることを特徴と
する請求項１４に記載のピクセル構造。 - 【請求項２１】 更に、上記第１の領域及び上記基板に
隣り合った第４の領域を含み、該第４の領域がｎ型領域
であることを特徴とする請求項２０に記載のピクセル構
造。 - 【請求項２２】 上記第１の領域が、ＭＯＳトランジス
タの第１電極であり、上記第１の接合が少なくとも部分
的に上記ＭＯＳトランジスタのゲートにより囲まれ、上
記第２電極が、少なくとも部分的に上記ゲート及び上記
第１電極により囲まれることを特徴とする請求項２０又
は２１に記載のピクセル構造。 - 【請求項２３】 上記第１電極が、上記ＭＯＳトランジ
スタのソース又はドレインであり、上記第２電極が、上
記ＭＯＳトランジスタのドレイン又はソースであること
を特徴とする請求項２２に記載のピクセル構造。 - 【請求項２４】 上記ピクセル構造が、更に、メモリエ
レメントを含むことを特徴とする請求項１４に記載のピ
クセル構造。 - 【請求項２５】 上記メモリエレメントが、キャパシタ
を含み、上記第１の領域で形成された電荷がスイッチ上
の上記キャパシタに蓄積され、上記キャパシタの少なく
とも一部が、上記ピクセル構造上部の保護金属層により
上記放射から遮蔽されることを特徴とする請求項１４に
記載のピクセル構造。 - 【請求項２６】 上記第１の領域及び上記メモリエレメ
ントを電気的に分離する工程を含むことを特徴とする請
求項２３に記載のピクセル構造の動作方法。 - 【請求項２７】 更に、上記第２電極を所定の範囲の電
圧として、上記ゲートをオフ状態に印加する工程を含む
ことを特徴とする請求項２６に記載の動作方法。 - 【請求項２８】 電磁放射検出用ＣＭＯＳベースのピク
セル構造の製造方法であって、 ｐ型基板に、より高いｐ型ドーピングレベルの層を限定
し、該層が上記第２の領域への電子の拡散を十分に妨げ
る静電バリアを形成し、該バリアが上記層と上記基板と
の間の界面に形成される工程と、 上記放射により形成された電荷キャリアを集める領域を
限定し、該領域が、上記基板と接続される工程と、 上記層内に、上記領域中の上記電荷キャリアにより形成
された信号を処理する回路の少なくとも一部を限定する
工程とを備えることを特徴とするピクセル構造の製造方
法。 - 【請求項２９】 上記層を限定する工程が、ｐ型注入で
あり、該ｐ型注入が、ｐウエル注入、又はアンチパンチ
スルー注入、又はブランケット注入、又はＶｔｈ調整注
入であることを特徴とする請求項２８に記載の製造方
法。 - 【請求項３０】 電磁放射検出用ＣＭＯＳベースのピク
セル構造の製造方法であって、 ｎ型基板に、より高いｎ型ドーピングレベルの層を限定
し、該層が上記第２の領域への電子の拡散を十分に妨げ
る静電バリアを形成し、該バリアが上記層と上記基板と
の間の界面に形成される工程と、 上記放射により形成された電荷キャリアを集める領域を
限定し、該領域が、上記基板と接続される工程と、 上記層内に、上記領域中の上記電荷キャリアにより形成
された信号を処理する回路の少なくとも一部を限定する
工程とを備えることを特徴とするピクセル構造の製造方
法。 - 【請求項３１】 更に、上記層の少なくとも一部にｎ型
注入を行う工程を含み、該ｎ型注入が、上記領域と上記
記載との間のバリアを減少させ、該ｎ型注入がｎウエル
注入、又はアンチパンチスルー注入、又はブランケット
注入、又はＶｔｈ調整注入であることを特徴とする請求
項３０に記載の製造方法。
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