JP3384690B2 - 光半導体集積回路 - Google Patents
光半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、光半導体集積回路
に関するもので、遮光膜の開口部やチップ周辺部等から
入射した光によって生じる光電流の影響を無くした光半
導体集積回路に関するものである。
に関するもので、遮光膜の開口部やチップ周辺部等から
入射した光によって生じる光電流の影響を無くした光半
導体集積回路に関するものである。
【０００２】
【従来の技術】従来、光電変換に使用されるフォトダイ
オードとこの光電流を演算するためのバイポーラ素子等
が一体化されてなるＩＣが、マルチメディアブームによ
って脚光を浴びている。例えば特公平５−２７９９０号
等はその一例である。この技術は、基板上に配置された
メタルの部分は光を遮り、動作に影響を与えるような光
電流は発生しないが、ＩＣの周辺部又は側面は、メタル
で覆われていない部分が有るので、この部分から光が吸
収され、光電変換され素子の動作に影響を与えるため、
半導体基板の周辺にダミーフォトダイオードを設け、こ
こで発生した光電流を積極的に吸い出してその影響を無
くしているものである。
オードとこの光電流を演算するためのバイポーラ素子等
が一体化されてなるＩＣが、マルチメディアブームによ
って脚光を浴びている。例えば特公平５−２７９９０号
等はその一例である。この技術は、基板上に配置された
メタルの部分は光を遮り、動作に影響を与えるような光
電流は発生しないが、ＩＣの周辺部又は側面は、メタル
で覆われていない部分が有るので、この部分から光が吸
収され、光電変換され素子の動作に影響を与えるため、
半導体基板の周辺にダミーフォトダイオードを設け、こ
こで発生した光電流を積極的に吸い出してその影響を無
くしているものである。
【０００３】図３はその一例を示したものである。Ｐ型
の半導体基板１０の上には、Ｎ型の半導体層１１が積層
され、この半導体層１１の表面から基板１０にまで到達
したＰ＋型の分離領域１２によりアイランドが形成さ
れ、ここのアイランドにはＴｒ、フォトダイオード等が
形成されている。符号１４を仮にダミーフォトダイオー
ドとし、基板と半導体層でＰＮ型のフォトダイオードを
構成し、ここの半導体層１１を例えばＶＣＣに、Ｐ型半
導体基板１０をＧＮＤにすれば、ここで発生する電子は
ＶＣＣへ、正孔はＧＮＤへ流れ、光電流の影響を無くす
ことができる。またフォトダイオードとなる半導体層１
１にＰ＋型の拡散層を形成し、Ｐ＋型拡散層とＮ型の半
導体層でＰＮ型のフォトダイオードを構成した場合、当
然拡散層がＧＮＤに印加される。このフォトダイオード
でも同様に光電流の影響を無くすことができる。
の半導体基板１０の上には、Ｎ型の半導体層１１が積層
され、この半導体層１１の表面から基板１０にまで到達
したＰ＋型の分離領域１２によりアイランドが形成さ
れ、ここのアイランドにはＴｒ、フォトダイオード等が
形成されている。符号１４を仮にダミーフォトダイオー
ドとし、基板と半導体層でＰＮ型のフォトダイオードを
構成し、ここの半導体層１１を例えばＶＣＣに、Ｐ型半
導体基板１０をＧＮＤにすれば、ここで発生する電子は
ＶＣＣへ、正孔はＧＮＤへ流れ、光電流の影響を無くす
ことができる。またフォトダイオードとなる半導体層１
１にＰ＋型の拡散層を形成し、Ｐ＋型拡散層とＮ型の半
導体層でＰＮ型のフォトダイオードを構成した場合、当
然拡散層がＧＮＤに印加される。このフォトダイオード
でも同様に光電流の影響を無くすことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、図３の
矢印で示すように、金属メタルが配置されていない領域
から、強い光が斜めに入射した場合、基板と絶縁膜の界
面１３、遮光膜１７と絶縁膜１５の界面１６との間で多
重反射を繰り返し、ダミーフォトダイオード以外の領域
に侵入し、誤動作を引き起こしてしまう問題が未だ残っ
てしまう。
矢印で示すように、金属メタルが配置されていない領域
から、強い光が斜めに入射した場合、基板と絶縁膜の界
面１３、遮光膜１７と絶縁膜１５の界面１６との間で多
重反射を繰り返し、ダミーフォトダイオード以外の領域
に侵入し、誤動作を引き起こしてしまう問題が未だ残っ
てしまう。
【０００５】
【課題を解決するための手段】本発明は斯上した課題に
鑑みてなされ、第１に、フォトダイオードの上層は遮光
膜が取り除かれているため、光素子が形成される第１の
領域と演算回路が形成される第２の領域との境界に、光
電流の影響の少ない絶縁材料を誘電体としたコンデンサ
またはパッド電極を設け、その結果第１の領域と第２の
領域を距離的に離間させて解決するものである。つまり
距離的に離間されているので、光電流は再結合して消滅
したり、ＧＮＤに印加されている分離領域に吸収され、
また抵抗分により光電流の流入が抑制されて第２の領域
への影響を無くしている。
鑑みてなされ、第１に、フォトダイオードの上層は遮光
膜が取り除かれているため、光素子が形成される第１の
領域と演算回路が形成される第２の領域との境界に、光
電流の影響の少ない絶縁材料を誘電体としたコンデンサ
またはパッド電極を設け、その結果第１の領域と第２の
領域を距離的に離間させて解決するものである。つまり
距離的に離間されているので、光電流は再結合して消滅
したり、ＧＮＤに印加されている分離領域に吸収され、
また抵抗分により光電流の流入が抑制されて第２の領域
への影響を無くしている。
【０００６】第２に、図１のように、チップの左半分に
フォトダイオードが、右半分に演算回路が形成された場
合に於いて、この間のほぼ全域に、絶縁材料を誘電体と
したコンデンサまたはパッド電極を設けることで解決す
るものである。更には、演算回路が形成される右半分の
側辺に、前記コンデンサや電極パッドを設ければ、遮光
膜がくり抜かれた光入射領域や半導体チップ周辺から入
射される光による光電流を第１の手段で説明したような
原理により抑制することができる。
フォトダイオードが、右半分に演算回路が形成された場
合に於いて、この間のほぼ全域に、絶縁材料を誘電体と
したコンデンサまたはパッド電極を設けることで解決す
るものである。更には、演算回路が形成される右半分の
側辺に、前記コンデンサや電極パッドを設ければ、遮光
膜がくり抜かれた光入射領域や半導体チップ周辺から入
射される光による光電流を第１の手段で説明したような
原理により抑制することができる。
【０００７】最後に、演算を行う回路の都合で、前記境
界、第３の側辺の残りの部分または第４の側辺の残りの
部分全域に前記コンデンサまたはパッド電極が設けられ
ない場合は、配置できない領域に下方に向かうスルーホ
ールを設け、更にこのスルーホールを介して電極を設け
ることで解決するものであり、このスルーホールの側面
や電極の裏面で入射光を反射させ、光電流の発生を抑制
し、結局誤動作を抑制させることができる。
界、第３の側辺の残りの部分または第４の側辺の残りの
部分全域に前記コンデンサまたはパッド電極が設けられ
ない場合は、配置できない領域に下方に向かうスルーホ
ールを設け、更にこのスルーホールを介して電極を設け
ることで解決するものであり、このスルーホールの側面
や電極の裏面で入射光を反射させ、光電流の発生を抑制
し、結局誤動作を抑制させることができる。
【０００８】
【発明の実施の形態】以下に本発明の第１の実施の形態
を図面を参照しながら詳細に説明する。図１と図２は、
同一チップであり、図２がフォトダイオードの構造を示
し、右側の省略部分は、図１の右側に示した。図２のフ
ォトダイオードは、Ｐ＋型の分離領域２０で囲まれたア
イランドに形成され、このＮ型のアイランドには、Ｎ＋
型のコンタクト領域２１が設けられている。つまり前記
コンタクト領域２１を形成した結果、点線で示された四
角形の部分が表面に露出されているＮ型のアイランド部
分である。コンタクト領域２１は、カソード領域の抵抗
を下げる働きと、周囲に形成されてカソード電極２２の
コンタクト抵抗を下げる働きをしている。このカソード
電極２２の外周には、前記分離領域２０とコンタクトし
たアノード電極２３が形成されている。従って、例え
ば、Ｐ型の半導体基板とこの上のＮ型のアイランドでＰ
Ｎ型のフォトダイオードが構成され、分離領域２０と外
側の分離領域２４で囲まれたダミーアイランド２５が、
従来例で説明したダミーフォトダイオードとなる。
を図面を参照しながら詳細に説明する。図１と図２は、
同一チップであり、図２がフォトダイオードの構造を示
し、右側の省略部分は、図１の右側に示した。図２のフ
ォトダイオードは、Ｐ＋型の分離領域２０で囲まれたア
イランドに形成され、このＮ型のアイランドには、Ｎ＋
型のコンタクト領域２１が設けられている。つまり前記
コンタクト領域２１を形成した結果、点線で示された四
角形の部分が表面に露出されているＮ型のアイランド部
分である。コンタクト領域２１は、カソード領域の抵抗
を下げる働きと、周囲に形成されてカソード電極２２の
コンタクト抵抗を下げる働きをしている。このカソード
電極２２の外周には、前記分離領域２０とコンタクトし
たアノード電極２３が形成されている。従って、例え
ば、Ｐ型の半導体基板とこの上のＮ型のアイランドでＰ
Ｎ型のフォトダイオードが構成され、分離領域２０と外
側の分離領域２４で囲まれたダミーアイランド２５が、
従来例で説明したダミーフォトダイオードとなる。
【０００９】ここでダミーアイランド２５は、省略した
遮光膜とコンタクトし、この遮光膜がＶＣＣパッドとつ
ながっている。従って、ここで発生する光電流は、電子
が遮光膜に、正孔が分離領域や基板に吸収される。また
カソード電極２２は、演算回路の入力（ＶＣＣ）へつな
がっている。上層に形成された金属層（ここではＡｌ）
から成る遮光膜は、後述する演算回路も含めて遮光さ
れ、カソード電極２２の内側領域、つまり光が入射され
る領域は開口されている。従ってここに入射される光
は、光電流となり検出演算され、所定の機能を達成す
る。しかし遮光膜の開口部から斜めに入射してきた光
は、図２の右側、つまり演算回路の方へ多重反射を繰り
返して侵入してくる。しかし従来例でも説明したよう
に、ダミーフォトダイオードにより演算回路に影響を与
える光電流を吸収するが、全てが吸収されるわけではな
い。
遮光膜とコンタクトし、この遮光膜がＶＣＣパッドとつ
ながっている。従って、ここで発生する光電流は、電子
が遮光膜に、正孔が分離領域や基板に吸収される。また
カソード電極２２は、演算回路の入力（ＶＣＣ）へつな
がっている。上層に形成された金属層（ここではＡｌ）
から成る遮光膜は、後述する演算回路も含めて遮光さ
れ、カソード電極２２の内側領域、つまり光が入射され
る領域は開口されている。従ってここに入射される光
は、光電流となり検出演算され、所定の機能を達成す
る。しかし遮光膜の開口部から斜めに入射してきた光
は、図２の右側、つまり演算回路の方へ多重反射を繰り
返して侵入してくる。しかし従来例でも説明したよう
に、ダミーフォトダイオードにより演算回路に影響を与
える光電流を吸収するが、全てが吸収されるわけではな
い。
【００１０】続いて、フォトダイオード以外の領域を図
１を使って説明する。図の一点鎖線で示す左の四角形が
図２で説明したフォトダイオードの部分であり、符号３
０、３１、３２で示すメタルの下層には、前述したダミ
ーアイランド２５が延在されている。図１の右側の一点
鎖線で形成された四角形は、これから説明するコンデン
サも含めて演算回路を構成する。まずフォトダイオード
の形成される第１の領域３６と演算回路が構成される第
２の領域３７との間には、光遮断用のメタル３０、３
１、３２が設けられ、この右隣には、コンデンサ３８が
設けられている。ここで３０〜３２と分割されているの
は、カソード電極２２およびアノード電極２３が演算回
路の方へ延在されているためである。例えばこの配線を
２層目に配置すれば分割の必要はない。
１を使って説明する。図の一点鎖線で示す左の四角形が
図２で説明したフォトダイオードの部分であり、符号３
０、３１、３２で示すメタルの下層には、前述したダミ
ーアイランド２５が延在されている。図１の右側の一点
鎖線で形成された四角形は、これから説明するコンデン
サも含めて演算回路を構成する。まずフォトダイオード
の形成される第１の領域３６と演算回路が構成される第
２の領域３７との間には、光遮断用のメタル３０、３
１、３２が設けられ、この右隣には、コンデンサ３８が
設けられている。ここで３０〜３２と分割されているの
は、カソード電極２２およびアノード電極２３が演算回
路の方へ延在されているためである。例えばこの配線を
２層目に配置すれば分割の必要はない。
【００１１】更に上辺３９、下辺４０には、演算回路３
７を囲むように光遮断用のメタル３３、３４が設けら
れ、このメタル３３、３４の内側には、コンデンサ４
１、４２が設けられている。ここで符号４３で示すもの
は、光遮断用のメタルでパッド４４から延在される配線
のために４つに分割されている。当然パッドが３つを越
えればそれ以上に分割されることになる。
７を囲むように光遮断用のメタル３３、３４が設けら
れ、このメタル３３、３４の内側には、コンデンサ４
１、４２が設けられている。ここで符号４３で示すもの
は、光遮断用のメタルでパッド４４から延在される配線
のために４つに分割されている。当然パッドが３つを越
えればそれ以上に分割されることになる。
【００１２】次に図１のＡ−Ａ線に対応する断面図を図
４に示す。５０はＰ型の単結晶シリコン半導体基板、５
１は基板２０上に気相成長法により形成したＮ型の半導
体層で、この半導体層５１の表面から半導体基板５１に
到達する様にＰ＋型の分離領域５２が形成されている。
この分離領域５２で囲むことでアイランドが形成され、
前述の如くこのアイランドにはフォトダイオード、コン
デンサ、Ｔｒ等が形成される。
４に示す。５０はＰ型の単結晶シリコン半導体基板、５
１は基板２０上に気相成長法により形成したＮ型の半導
体層で、この半導体層５１の表面から半導体基板５１に
到達する様にＰ＋型の分離領域５２が形成されている。
この分離領域５２で囲むことでアイランドが形成され、
前述の如くこのアイランドにはフォトダイオード、コン
デンサ、Ｔｒ等が形成される。
【００１３】またここで半導体層は、Ｉ型でもよく、２
層以上形成されても良い。例えば第１層として、Ｉ型
（実質真性である）の第１の半導体層、２層目としてＩ
型（実質真性である）の第２の半導体層を形成しても良
い。ここで実質真性としたのは、本来真性で半導体層を
積層しても、基板のＰ型不純物が拡散されて非常に低濃
度のＰ型になったり、チャンバーの汚染具合によりＰ型
或いはＮ型にもなる。しかし極めて低濃度であればフォ
トダイオードの空乏層は広がるので実質問題ではない。
層以上形成されても良い。例えば第１層として、Ｉ型
（実質真性である）の第１の半導体層、２層目としてＩ
型（実質真性である）の第２の半導体層を形成しても良
い。ここで実質真性としたのは、本来真性で半導体層を
積層しても、基板のＰ型不純物が拡散されて非常に低濃
度のＰ型になったり、チャンバーの汚染具合によりＰ型
或いはＮ型にもなる。しかし極めて低濃度であればフォ
トダイオードの空乏層は広がるので実質問題ではない。
【００１４】ここで光遮断用のメタル３０は、下層にあ
るダミーフォトダイオード２５とコンタクトしており、
このメタル３０は遮光膜５３とコンタクトしている。ま
たダミーフォトダイオード２５と隣接した分離領域５２
（図２では符号２４）を介してコンデンサ３８が形成さ
れるアイランド５４が設けられている。アイランド５４
は、Ｎ型またはＩ型の半導体層で表面にはＮ＋型または
Ｐ＋型の下層電極領域５５が形成されている。また絶縁
膜５６が開口され、下層電極領域５５が露出されこの上
には、コンデンサの誘電体層となる絶縁膜、例えばシリ
コン窒化膜５９が被覆され、この上には上層電極５７が
被着され、隣接した位置には下層電極５８が下層電極領
域５５とオーミックコンタクトしている。また図１のコ
ンデンサに示す×印は、ここから演算回路へ延在される
配線のコンタクト部分を示す。
るダミーフォトダイオード２５とコンタクトしており、
このメタル３０は遮光膜５３とコンタクトしている。ま
たダミーフォトダイオード２５と隣接した分離領域５２
（図２では符号２４）を介してコンデンサ３８が形成さ
れるアイランド５４が設けられている。アイランド５４
は、Ｎ型またはＩ型の半導体層で表面にはＮ＋型または
Ｐ＋型の下層電極領域５５が形成されている。また絶縁
膜５６が開口され、下層電極領域５５が露出されこの上
には、コンデンサの誘電体層となる絶縁膜、例えばシリ
コン窒化膜５９が被覆され、この上には上層電極５７が
被着され、隣接した位置には下層電極５８が下層電極領
域５５とオーミックコンタクトしている。また図１のコ
ンデンサに示す×印は、ここから演算回路へ延在される
配線のコンタクト部分を示す。
【００１５】本発明の特徴とするところは、前記コンデ
ンサの配置にあり、第１として光素子形成領域３６と演
算回路３７との間に設けられ、光電流の演算回路へ侵入
を防止することにある。ダミーフォトダイオード２５で
吸収できない光電流が、演算回路の方に向かっても、コ
ンデンサが配置されているので、この離間距離の間で流
入電流の抑制が可能である。
ンサの配置にあり、第１として光素子形成領域３６と演
算回路３７との間に設けられ、光電流の演算回路へ侵入
を防止することにある。ダミーフォトダイオード２５で
吸収できない光電流が、演算回路の方に向かっても、コ
ンデンサが配置されているので、この離間距離の間で流
入電流の抑制が可能である。
【００１６】特にコンデンサは、上層電極５７と下層電
極５８の電位差および誘電体層の膜厚でその容量値が決
定されるため、殆ど光電流の影響を受けない。特に誘電
体層（絶縁膜）は、光を透過し、絶縁膜にトラップされ
ず電荷の変動があるわけではない。従ってコンデンサの
配置により、光素子と演算回路とは距離的に離間され、
この間で光電流が再結合されたり、分離領域や基板に吸
収されたり、また距離的に離間されることに依る抵抗分
により演算回路への流入を抑止することができる。
極５８の電位差および誘電体層の膜厚でその容量値が決
定されるため、殆ど光電流の影響を受けない。特に誘電
体層（絶縁膜）は、光を透過し、絶縁膜にトラップされ
ず電荷の変動があるわけではない。従ってコンデンサの
配置により、光素子と演算回路とは距離的に離間され、
この間で光電流が再結合されたり、分離領域や基板に吸
収されたり、また距離的に離間されることに依る抵抗分
により演算回路への流入を抑止することができる。
【００１７】また電極パッドは、半導体チップの周囲に
設けなくては成らないこともなく、コンデンサ同様に、
光電流の影響を受けない。例えば、図１の符号３５、３
８の所に配置しても良い。またメタル３３や３４の一部
にパッドを設けても良い。これも距離的に離間されるの
で前述したような効果がある。特に光素子形成領域を囲
むように演算回路が設けられていれば、演算回路と光素
子形成領域の界面に沿って配置すれば良い。またコンデ
ンサの容量値、数がその演算回路により決められている
ので、その時は、図１のコンデンサ４１のように界面に
沿って長手方向に長く形成すれば、全ての領域をカバー
することができる。またカバーができない場合は、光の
多重反射を防止して少しでも影響を無くすように、光遮
断用のメタルを配置しても良い。
設けなくては成らないこともなく、コンデンサ同様に、
光電流の影響を受けない。例えば、図１の符号３５、３
８の所に配置しても良い。またメタル３３や３４の一部
にパッドを設けても良い。これも距離的に離間されるの
で前述したような効果がある。特に光素子形成領域を囲
むように演算回路が設けられていれば、演算回路と光素
子形成領域の界面に沿って配置すれば良い。またコンデ
ンサの容量値、数がその演算回路により決められている
ので、その時は、図１のコンデンサ４１のように界面に
沿って長手方向に長く形成すれば、全ての領域をカバー
することができる。またカバーができない場合は、光の
多重反射を防止して少しでも影響を無くすように、光遮
断用のメタルを配置しても良い。
【００１８】第２に、図１のように、チップの左半分に
光素子が配置され、右半分に演算回路が配置される場
合、光はチップの周辺からも侵入してくるので上辺３９
の右半分、下辺４０の右半分にもコンデンサ４１、４２
が配置される。またこのコンデンサ４１、４２の外側に
は、光遮断用のメタル３３、３４が設けられている。従
ってメタル３３、３４で光の侵入を阻止できなかった分
が、コンデンサの配置領域を使って、演算回路への侵入
を抑制している。
光素子が配置され、右半分に演算回路が配置される場
合、光はチップの周辺からも侵入してくるので上辺３９
の右半分、下辺４０の右半分にもコンデンサ４１、４２
が配置される。またこのコンデンサ４１、４２の外側に
は、光遮断用のメタル３３、３４が設けられている。従
ってメタル３３、３４で光の侵入を阻止できなかった分
が、コンデンサの配置領域を使って、演算回路への侵入
を抑制している。
【００１９】また遮断用のメタルは、ダミーフォトダイ
オード２５とコンタクトしているため、例えば全周でコ
ンタクトしていれば、このコンタクト孔に埋め込まれて
いる電極が光の反射手段となる。つまり矢印の方から侵
入したものは、コンタクト孔の反射手段Ｒを介して反射
される。ここでは遮光膜を含めて２層メタルであるが、
３層・・・と成る場合もある。仮に符号５３が遮光膜で
はなく、２層目のメタルと仮定すれば、ＳＨとして示し
たスルーホールの電極材料により光を反射させることが
できる。従って符号３５のように、コンデンサやパッド
が置ききれない時は、このメタルを配置することで、演
算回路への侵入を再度抑止することができる。
オード２５とコンタクトしているため、例えば全周でコ
ンタクトしていれば、このコンタクト孔に埋め込まれて
いる電極が光の反射手段となる。つまり矢印の方から侵
入したものは、コンタクト孔の反射手段Ｒを介して反射
される。ここでは遮光膜を含めて２層メタルであるが、
３層・・・と成る場合もある。仮に符号５３が遮光膜で
はなく、２層目のメタルと仮定すれば、ＳＨとして示し
たスルーホールの電極材料により光を反射させることが
できる。従って符号３５のように、コンデンサやパッド
が置ききれない時は、このメタルを配置することで、演
算回路への侵入を再度抑止することができる。
【００２０】
【発明の効果】以上に説明した通り、光素子が形成され
る第１の領域と演算回路が形成される第２の領域との境
界に、光電流の影響の少ない絶縁材料を誘電体としたコ
ンデンサまたはパッド電極を設け、その結果第１の領域
と第２の領域を距離的に離間させれば、光電流は再結合
して消滅したり、ＧＮＤに印加されている分離領域に吸
収され、また抵抗分により光電流の流入が抑制されて第
２の領域への影響を無くすことができる。
る第１の領域と演算回路が形成される第２の領域との境
界に、光電流の影響の少ない絶縁材料を誘電体としたコ
ンデンサまたはパッド電極を設け、その結果第１の領域
と第２の領域を距離的に離間させれば、光電流は再結合
して消滅したり、ＧＮＤに印加されている分離領域に吸
収され、また抵抗分により光電流の流入が抑制されて第
２の領域への影響を無くすことができる。
【００２１】第２に、図１のように、チップの左半分に
フォトダイオードが、右半分に演算回路が形成された場
合に於いて、この間のほぼ全域に、コンデンサまたはパ
ッド電極を設けることで第２の領域への影響を無くすこ
とができる。更には、演算回路が形成される右半分の側
辺に、前記コンデンサや電極パッドを設ければ、遮光膜
がくり抜かれた光入射領域や半導体チップ周辺から入射
される光による光電流を第１の手段で説明したような原
理により抑制することができる。
フォトダイオードが、右半分に演算回路が形成された場
合に於いて、この間のほぼ全域に、コンデンサまたはパ
ッド電極を設けることで第２の領域への影響を無くすこ
とができる。更には、演算回路が形成される右半分の側
辺に、前記コンデンサや電極パッドを設ければ、遮光膜
がくり抜かれた光入射領域や半導体チップ周辺から入射
される光による光電流を第１の手段で説明したような原
理により抑制することができる。
【００２２】最後に、演算を行う回路の都合で、前記境
界、第３の側辺の残りの部分または第４の側辺の残りの
部分全域に前記コンデンサまたはパッド電極が設けられ
ない場合は、配置できない領域に下方に向かうスルーホ
ールを設け、更にこのスルーホールを介して電極を設け
ることで、このスルーホールの側面や電極の裏面で入射
光を反射させ、光電流の発生を抑制し、結局誤動作を抑
制させることができる。
界、第３の側辺の残りの部分または第４の側辺の残りの
部分全域に前記コンデンサまたはパッド電極が設けられ
ない場合は、配置できない領域に下方に向かうスルーホ
ールを設け、更にこのスルーホールを介して電極を設け
ることで、このスルーホールの側面や電極の裏面で入射
光を反射させ、光電流の発生を抑制し、結局誤動作を抑
制させることができる。
【図１】本発明の実施の形態を説明した光半導体集積回
路の平面図である。
路の平面図である。
【図２】本発明の実施の形態を説明した光半導体集積回
路の平面図である。
路の平面図である。
【図３】従来の光半導体集積回路の問題を説明した断面
図である。
図である。
【図４】図１のＡ−Ａ線に対応する断面図である。
Claims (4)
- 【請求項１】 半導体基板上に半導体層が積層され、光
検出用の光素子が組み込まれる光半導体集積回路におい
て、 前記半導体層には前記光素子が形成される第１の領域
と、前記光素子の演算を行う素子が形成された第２の領
域を有し、前記第１の領域と前記第２の領域との境界領
域には、ダミーフォトダイオード及び該ダミーフォトダ
イオードとコンタクトしその領域を覆う金属配線層、絶
縁材料を誘電体としたコンデンサまたはパッド電極が設
けられる事を特徴とした光半導体集積回路。 - 【請求項２】 半導体チップの一要素である半導体層に
光検出用の光素子が組み込まれる光半導体集積回路にお
いて、 前記半導体チップは、実質方形状で、相対向する第１の
側辺と第２の側辺、および第３の側辺と第４の側辺を有
し、 前記光素子が形成される第１の領域は、前記第１の側
辺、第３の側辺の一部および第４の側辺の一部で成る配
置領域で構成され、 前記光素子の演算を行う素子が形成される第２の領域
は、第２の側辺、第３の側辺の残りの部分および第４の
側辺の残りの部分で実質的になる配置領域で構成され、 前記第１の領域と前記第２の領域との境界領域には、少
なくともダミーフォトダイオード及び該ダミーフォトダ
イオードとコンタクトしその領域を覆う金属配線層、絶
縁材料を誘電体としたコンデンサまたはパッド電極が設
けられた領域を有することを特徴とした光半導体集積回
路。 - 【請求項３】 前記ダミーフォトダイオード及び該ダミ
ーフォトダイオードとコンタクトしその領域を覆う前記
金属配線層、前記コンデンサまたは前記パッド電極は、
前記第３の側辺の残りの部分および第４の側辺の残りの
部分のほぼ全域に形成されることを特徴とした請求項２
記載の光半導体集積回路。 - 【請求項４】 前記演算を行う素子で成る回路の都合
で、前記境界領域、前記第３の側辺の残りの部分または
前記第４の側辺の残りの部分全域に前記コンデンサまた
はパッド電極が設けられない場合は、前記コンデンサま
たはパッド電極が設けられない領域に前記金属配線層を
形成し、該金属配線層上方には少なくとも電源電圧が印
加された遮光膜を形成し、前記金属配線層と前記遮光膜
とは前記遮光膜から下方に向かうスルーホールを介して
接続していることを特徴とした請求項２または請求項３
記載の光半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18762696A JP3384690B2 (ja) | 1996-07-17 | 1996-07-17 | 光半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18762696A JP3384690B2 (ja) | 1996-07-17 | 1996-07-17 | 光半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032322A JPH1032322A (ja) | 1998-02-03 |
| JP3384690B2 true JP3384690B2 (ja) | 2003-03-10 |
Family
ID=16209408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18762696A Expired - Fee Related JP3384690B2 (ja) | 1996-07-17 | 1996-07-17 | 光半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384690B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691228B2 (ja) * | 1986-03-28 | 1994-11-14 | キヤノン株式会社 | 半導体装置 |
| JPS62202556A (ja) * | 1986-02-28 | 1987-09-07 | Canon Inc | 半導体装置 |
-
1996
- 1996-07-17 JP JP18762696A patent/JP3384690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1032322A (ja) | 1998-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |