JPH10107242A - 光半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 光ＩＣは、遮光膜を用いて不要な光を遮断し
ているが、未だフォトダイオードの開口部、チップの周
辺及びチップの側辺から光が侵入し、光ＩＣの誤動作を
引き起こす原因となっていた。 【解決手段】 光半導体集積回路装置の周囲に位置する
スクライブライン１２０に光を遮断する手段１０１を設
ければ、ダイシングしても半導体チップの周囲には、光
を遮断するスクライブラインのマージン領域１０２が残
るので、チップ周囲からの光の侵入を抑制することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光半導体集積回路
装置およびその製造方法に関するもので、チップ周辺部
からの入射光によって生じる光電流の影響を無くした光
半導体集積回路装置およびその製造方法に関するもので
ある

【０００２】

【従来の技術】従来、光電変換に使用されるフォトダイ
オードとこの光電流を演算するためのバイポーラ素子等
とが一体化されているＩＣが、マルチメディアブームに
よって脚光を浴びている。例えば特公平５−２７９９０
号等はその一例である。この技術は、基板上に配置され
たメタルの部分は光を遮り、動作に影響を与えるような
光電流は発生しないが、フォトダイオードに対応する遮
光膜開口部、ＩＣの周辺部又は側面は、メタルで覆われ
ていない部分が有るので、この部分から光が吸収され、
光電変換され素子の動作に影響を与えることを述べてい
る。そのため、半導体基板の周辺にダミーフォトダイオ
ードを設け、ここで発生した光電流を積極的に吸い出し
てその影響を無くしているものである。

【０００３】図１０はその一例を示したものである。Ｐ
型の半導体基板１０の上には、Ｎ型の半導体層１１が積
層され、この半導体層１１の表面から基板１０にまで到
達したＰ＋型の分離領域１２によりアイランドが形成さ
れ、ここのアイランドにはＴｒ、フォトダイオード等が
形成されている。符号１３を仮にダミーフォトダイオー
ドとし、基板と半導体層でＰＮ型のフォトダイオードを
構成し、ここの半導体層１１を例えばＶＣＣに、Ｐ型半
導体基板１０をＧＮＤに印加すれば、ここで発生する電
子はＶＣＣへ、正孔はＧＮＤへ流れ、光電流の影響を無
くすことができる。またフォトダイオードとなる半導体
層１１にＰ＋型の拡散層を形成し、Ｐ＋型拡散層とＮ型
の半導体層でＰＮ型のフォトダイオードを構成した場合
は、当然拡散層がＧＮＤに印加される。このフォトダイ
オードでも同様に光電流の影響を無くすことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、図１０
の矢印で示すように、金属メタルが配置されていない領
域から、強い光が斜めに入射した場合、基板と絶縁膜の
界面１４、遮光膜１５と絶縁膜１６の界面１７との間で
多重反射を繰り返し、ダミーフォトダイオード以外の領
域に侵入し、誤動作を引き起こしてしまう問題が未だ残
っている。

【０００５】図７は、半導体ウェハに形成されるスクラ
イブラインを説明したもので、実線１は、半導体集積回
路装置とスクライブラインの境界を示すもので、中央の
矩形２が前記半導体集積回路装置に該当する。点線は、
ダイシング時にブレードが当たる部分で、ダイシング装
置の位置精度が考慮され、点線の両側にはマージンＡ、
Ｂが設けられる。ここでＡとＢは、一般的には同じサイ
ズである。

【０００６】一方、光半導体集積回路装置２に於いて、
絶縁膜は、ウェハ全面に配置されるが、電極は、所定形
状にホトエッチングしながら形成されるため、スクライ
ブライン上には、Ａｌなどの電極材料は設けなかった。
そのため図１０の矢印で示す部分（Ａ ｏｒ Ｂ）は、
光を透過する材料（ポリイミド等のパシベーション膜、
Ｓｉ酸化膜およびやシリコン窒化膜等）が設けられてい
るだけであるため、光が半導体基板に侵入しやすかっ
た。

【０００７】

【課題を解決するための手段】本発明は斯上した課題に
鑑みてなされ、第１に、光半導体集積回路装置の周囲に
位置するスクライブラインに光を遮断する手段を設ける
ことで解決するものである。つまり、スクライブライン
上に光を遮断する手段を設ければ、ダイシングしても半
導体チップの周囲には、光を遮断するスクライブライン
のマージン領域が残り、チップ周囲からの光の侵入を抑
制することができる。

【０００８】第２に、光を遮断する手段を、金属膜また
は光を吸収する樹脂膜で構成することで解決するもので
ある。金属膜は、例えばＡｌであり、通常の半導体プロ
セス中で使用しているので容易に形成することができ
る。また樹脂膜も、スピンオン等で容易に被着させるこ
とができる。ここで樹脂膜は、一般に光を透過するの
で、光を吸収する黒色染料等が混練されている。

【０００９】第３に、金属膜を、ボンデイングパッド電
極または遮光膜と同一材料にすることで、半導体プロセ
ス工程を増加させることなく形成させることができる。
第４に、スクライブラインには、一般的に、合わせマー
クや特性チェック用のＴｒが形成されており、スクライ
ブライン全領域に光遮断用の金属膜を設けると、前記光
遮断用の金属膜が設けられた後の工程に於いて不都合が
生じる。例えばパッド電極上のパシベーション膜のエッ
チングの際に、前記合わせマークを使った位置あわせが
できなくなったり、前記特性チェック用のＴｒの測定が
できなくなったりする。そのため、合わせマークまたは
特性チェック用の半導体素子が形成された領域以外のス
クライブライン上に光を遮断する手段を設ければ、前記
不都合を無くすことができる。

【００１０】第５に、ダイシング用のブレードは、例え
ばダイヤモンド等の粉体が焼結されたり、別の粉体と固
め合わされており、表面は細かく凹凸が形成されてい
る。ところが、Ａｌ電極やパシベーション膜として使う
樹脂（例えばポリイミド膜）は柔らかいので、前記凹凸
を埋め、ブレードとしての機能を低下させてしまう。そ
のため、実質マージン領域に対応するスクライブライン
上に光を遮断する手段を設けることで解決するものであ
る。ダイシングブレードは、ウェハのスクライブライン
中央を本来ダイシングするので、前記マージン領域とは
できるだけ当接しないように制御され、ブレードの目詰
まりを抑制することができる。

【００１１】

【発明の実施の形態】以下に一般的な光半導体集積回路
装置の説明を図８および図９を参照して説明してゆく。
まず図８と図９は、同一チップであり、図８がフォトダ
イオードの構造を示し、右側の省略部分は、図９の右側
に示した。

【００１２】図８のフォトダイオードは、Ｐ＋型の分離
領域２０で囲まれたアイランドに形成され、このＮ型の
アイランドには、Ｎ＋型拡散領域２１が設けられてい
る。つまり前記拡散領域２１を形成した結果、点線で示
された四角形の部分が表面に露出されているＮ型のアイ
ランド部分である。拡散領域２１は、カソード領域の抵
抗を下げる働きと、周囲に形成されてカソード電極２２
のコンタクト抵抗を下げる働きをしている。このカソー
ド電極２２の外周には、前記分離領域２０とコンタクト
したアノード電極２３が形成されている。従って、例え
ば、Ｐ型の半導体基板とこの上のＮ型のアイランドでＰ
Ｎ型のフォトダイオードが構成され、分離領域２０と外
側の分離領域２４で囲まれたダミーアイランド２５が、
従来例で説明したダミーフォトダイオードとなる。

【００１３】ここでダミーアイランド２５は、省略した
遮光膜とコンタクトし、この遮光膜がＶＣＣパッドとつ
ながっている。従って、ここで発生する光電流は、電子
が遮光膜に、正孔が分離領域や基板に吸収される。また
カソード電極２２は、演算回路の入力（ＶＣＣ）へつな
がっている。上層に形成された金属材料（ここではＡ
ｌ）から成る遮光膜は、後述する演算回路も含めて遮光
され、カソード電極２２の内側領域、つまり光が入射さ
れる領域は開口されている。従ってここに入射される光
は、光電流となり検出演算され、所定の機能を達成す
る。

【００１４】続いて、フォトダイオード以外の領域を図
９を使って説明する。図の一点鎖線で示す左の四角形が
図８で説明したフォトダイオードの部分であり、符号３
０、３１、３２で示すメタルの下層には、前述したダミ
ーアイランド２５が延在されている。図９の右側の一点
鎖線で形成された四角形は、これから説明するコンデン
サも含めた演算回路を構成する領域である。まずフォト
ダイオードの形成される第１の領域３６と演算回路が構
成される第２の領域３７との間には、光遮断用のメタル
３０、３１、３２が設けられ、この右隣には、コンデン
サ３８が設けられている。ここで３０〜３２と分割され
ているのは、カソード電極２２およびアノード電極２３
が演算回路の方へ延在されているためである。例えばこ
の配線を２層目に配置すれば分割の必要はなく、一体で
形成が可能である。

【００１５】更に上辺３９、下辺４０には、演算回路３
７を囲むように光遮断用のメタル３３、３４が設けら
れ、このメタル３３、３４の内側には、コンデンサ４
１、４２が設けられている。ここで符号４３で示すもの
は、光遮断用のメタルでパッド４３から延在される配線
のために４つに分割されている。当然パッドが３つ以上
であればそれ以上に分割されることになる。

【００１６】また図８や図９の断面を説明すれば、Ｐ型
の単結晶シリコン半導体基板上に気相成長法によりＮ型
の半導体層が設けられ、この半導体層の表面から半導体
基板に到達する様にＰ＋型の分離領域が形成されてい
る。この分離領域で囲むことでアイランドが形成され、
前述の如くこのアイランドにはフォトダイオード、コン
デンサ、Ｔｒ等が形成される。

【００１７】またここで半導体層は、Ｉ型でもよく、２
層以上形成されても良い。例えば第１層として、Ｉ型
（実質真性である）の第１の半導体層、２層目としてＩ
型（実質真性である）の第２の半導体層を形成しても良
い。ここで実質真性としたのは、本来真性で半導体層を
積層しても、基板のＰ型不純物が拡散されて非常に低濃
度のＰ型になったり、チャンバーの汚染具合によりＰ型
或いはＮ型にもなる。しかし極めて低濃度であればフォ
トダイオードの空乏層は広がるので実質問題ではない。

【００１８】以上、半導体チップの左側に光素子が、右
側にその演算回路が形成されているが、この限りではな
い。殆どか光素子でも良いし、光素子は一部分で大部分
が演算回路であっても良い。また全てが光素子であって
も良い。特にレーザ光のピックアップに用いる光半導体
集積回路装置にあっては、光素子がチップの中央に島状
に形成され、この光素子が形成された領域を囲むように
演算回路が形成されているものもある。

【００１９】次に、本発明の実施の形態について説明す
る。例えば図８の符号５０で示す領域は、前述した光半
導体集積回路装置が形成される領域で、この外側に図７
で示したマージン領域Ａ、Ｂがダイシングを採用するた
めに付加されている。符号１は、ＩＣ２とスクライブラ
イン１の境界である。これを説明したものが図１乃至図
４である。図１は図８の左上コーナーを時計回りに９０
度回転したもので、この断面図が図２である。符号１０
０で示す点線は本来光半導体集積回路装置が形成される
領域であり、ここから凸凹ライン１０１までがスクライ
ブラインのマージン領域１０２である。ダイシングした
後ここでブレークされるため、故意的にライン１０１を
凸凹で示した。

【００２０】カソード電極２２およびアノード電極２３
の外側には、図面上では何も形成していないが、必要に
より配線やパッド電極が設けられても良い。本発明の特
徴は、スクライブラインのマージン領域１０２に光を遮
断する手段が設けられていることにある。例えば光を反
射する金属膜、ここではＡｌ、Ａｌ−Ｓｉ等が考えられ
る。また光を吸収し半導体層に光を透過しない材料でも
良く、例えば黒色染料が混入された樹脂でも良い。図１
や図２では、斜線で示した部分１０３がその手段であ
る。

【００２１】例えば１０３は、電極２２，２３の上に絶
縁膜１０４を介して設けられ、この光を遮断する手段１
０３の内側には、図面では省略したが遮光膜が設けられ
ている。従って遮光膜が形成されるときに同時に形成す
れば、別途工程を設けなくても形成できる。また遮断手
段１０３は、電極２２，２３と同層で形成されても良
い。この場合も、前述同様電極２２，２３の形成と同時
に形成しても良い。

【００２２】次に、図３および図４で別の実施の形態を
説明する。図３は、図９の右側を説明したもので、パッ
ド電極以外は省略している。また図４は、図３のパッド
電極の部分の断面図を示したものである。ここでは２層
メタルを適用したもので、演算回路から延在される１層
目の配線１１０の上に絶縁膜１１１が被着され、この上
に２層目の電極としてパッド電極１１２が設けられてい
る例を示したものである。つまり２層目の電極パッド１
１２が形成されるときに同時に符号１０１が形成された
ものである。更にこの上には、パシベーション膜、例え
ばポリイミド膜１１３が設けられている。従って遮光膜
はこのポリイミド膜の上に形成される。

【００２３】以上、スクライブラインのマージン領域に
光を遮断する手段が設けられるため、チップ周辺、特に
スクライブラインからの光の侵入を防止できるため、光
素子への影響を無くせ、また演算回路の誤動作を防止で
きる。続いて、図５を用いて製造方法について簡単に説
明する。現在は、縮小露光方法が主流で、チップパター
ンが１つ形成されたレチクルをリピートして露光するも
の、レチクルに複数素子が形成されこれをリピートして
露光するもの等があり、どちらにしてもウェハ内に図５
に示すようにマトリックス状に光半導体集積回路装置２
が形成されている。この場合、スクライブライン１２０
は、ある程度の幅を有するため、合わせマーク、特性チ
ェック用のＴｒあるいは光半導体集積回路の特性測定用
にモニター用のパッド等が設けられる。これらを総称し
てチェック領域と仮称し、符号１２１で図示した。

【００２４】本発明の特徴は、前記チェック領域１２１
を除いて光遮断用の手段１０１を設けることにある。つ
まり合わせマークの上に前記光を遮断する手段１０１が
設けられていると、合わせマークの認識が困難になる。
特に手段がＡｌで成る場合、合わせマークの位置あわせ
を光学的に取り扱う行うものが主流であるので、光を反
射するような金属材料では、合わせマークの認識が困難
になる。更に特性チェック用のＴｒ、モニターパッド等
は、当然金属電極が形成されているため、光を遮断する
手段が設けられると、電極が短絡し測定が困難になる。
従って、チェック領域１２１を除いて光遮断用の手段１
０１を設けることで前述した問題は一度に解決できる。

【００２５】つまり縮小露光方法を採用し、スクライブ
ライン上に合わせマーク１２１を形成し、パターンを合
わせながら露光、現像、エッチングをし、目的の材料を
エッチングしながら、所定のパターンを形成してゆく。
図４のボンディングパッド１１２および光遮断用の膜１
０１を形成する際に、位置あわせに符号１２１を活用
し、全面に被着されたポリイミド膜１１３をエッチング
してボンディングパッド１１２を露出させる場合、同一
または別の位置あわせマーク１２１を活用する。また別
に設けられたＴｒ特性チェック用の素子１２１が形成さ
れ、最終的にはプローバーで検査されている。

【００２６】更に図６に於いて、別の実施の形態を説明
する。ダイシング装置は、所定の厚さｄを有したダイシ
ングブレードでダイシングしてゆく。一点鎖線がＩＣと
ダイシング領域の境界でその幅をＸとし、ダイシング装
置の合わせ精度によるマージンを図７のようにＡ、Ｂと
すれば、Ｘ＝ｄ＋Ａ＋Ｂで表される。また実線１０１
は、光遮断用の膜で、スクライブライン６００の中央に
は何も設けられないように構成されている。この空き領
域の幅Ｙは、ブレード幅ｄと同じか、それよりも若干太
くセッティングされている。従って矢印Ｓ、Ｔで示され
る幅は、マージンＡ、Ｂと等しいか若干小さい。従っ
て、ブレードは、若干の位置ズレが有るか無いかで走査
されるので、ブレードのサイドが光り遮断用の膜と当た
るか当たらない程度でダイシングされる。

【００２７】従ってブレードの目詰まりが抑制された状
態でダイシングされ、ブレードの寿命を長くすることが
できる。

【００２８】

【発明の効果】以上に説明した通り、第１に、光半導体
集積回路装置の周囲に位置するスクライブラインに光を
遮断する手段を設けることで、ダイシングしても半導体
チップの周囲には、光を遮断する膜がスクライブライン
上に残るので、チップ周囲からの光の侵入を抑制するこ
とができる。

【００２９】第２に、光を遮断する手段を、金属膜また
は光を吸収する樹脂膜で構成することで、通常の半導体
プロセスを共用でき、工程を簡略化させることができ
る。第３に、金属膜を、ボンデイングパッド電極または
遮光膜と同一材料にすることで、半導体プロセス工程を
増加させることなく形成させることができる。第４に、
合わせマークや特性チェック用のＴｒが形成されてお
り、これらの形成領域を除いてスクライブラインに光遮
断用の膜が設けられれば、位置あわせや特性チェックが
できると共に、光遮断用の膜により光の侵入も抑制させ
ることができる。

【００３０】第５に、実質マージン領域に対応するスク
ライブライン上に光を遮断する手段を設けることで、ブ
レードの目詰まりを抑制させながら、ダイシングするこ
とができる。従ってダイシングブレードの寿命を高める
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明した光半導体集積回
路装置の平面図である。

【図２】図１に於ける光半導体集積回路装置の断面図で
ある。

【図３】本発明の実施の形態を説明した光半導体集積回
路の平面図である。

【図４】図３の光半導体集積回路装置の断面図である。

【図５】本発明のスクライブラインを説明する平面図で
ある。

【図６】本発明のスクライブラインを説明する平面図で
ある。

【図７】従来のスクライブラインを説明する平面図であ
る。

【図８】従来の光半導体集積回路装置を説明する平面図
である。

【図９】従来の光半導体集積回路装置を説明する平面図
である。

【図１０】従来の光半導体集積回路装置を説明する断面
図である。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体層に光検出用の光素子が組み込ま
   れた光半導体集積回路装置に於いて、 前記光半導体集積回路装置の周囲に位置するスクライブ
   ライン上に光を遮断する手段が設けられることを特徴と
   した光半導体集積回路装置。
2. 【請求項２】 前記光を遮断する手段は、金属膜または
   光を吸収する樹脂膜で成る請求項１記載の光半導体集積
   回路装置。
3. 【請求項３】 前記金属膜は、ボンデイングパッド電極
   または遮光膜と同一材料より成る請求項２記載の光半導
   体集積回路装置。
4. 【請求項４】 半導体ウェハにマトリックス状に光半導
   体集積回路装置を形成し、この光半導体集積回路装置の
   間に設けられたスクライブラインに沿ってダイシング
   し、マトリックス状に設けられた前記光半導体集積回路
   装置を個々に分離する光半導体集積回路装置の製造方法
   に於いて、 前記スクライブラインは、ダイシングブレードの厚みと
   マージンが加えられた幅を有し、このスクライブライン
   には、合わせマークまたは特性チェック用の半導体素子
   が形成されており、この合わせマークまたは特性チェッ
   ク用の半導体素子が形成された領域以外のスクライブラ
   イン上に光を遮断する手段を設け、前記光半導体集積回
   路装置の周囲に前記マージンの少なくとも一部を残して
   ダイシングすることを特徴とした光半導体集積回路装置
   の製造方法。
5. 【請求項５】 半導体ウェハにマトリックス状に光半導
   体集積回路装置を形成し、この光半導体集積回路装置間
   に設けられたスクライブラインに沿ってダイシングし、
   マトリックス状に設けられた前記光半導体集積回路装置
   を個々に分離する光半導体集積回路装置の製造方法に於
   いて、 前記スクライブラインは、ダイシングブレードの厚みと
   マージンが加えられた幅を有し、実質マージン領域に対
   応するスクライブライン上に光を遮断する手段を設け、
   前記光半導体集積回路装置の周囲に前記マージンの少な
   くとも一部を残してダイシングすることを特徴とした光
   半導体集積回路装置の製造方法。