CN104716093A - 封装基板的分割方法 - Google Patents

封装基板的分割方法 Download PDF

Info

Publication number
CN104716093A
CN104716093A CN201410721292.8A CN201410721292A CN104716093A CN 104716093 A CN104716093 A CN 104716093A CN 201410721292 A CN201410721292 A CN 201410721292A CN 104716093 A CN104716093 A CN 104716093A
Authority
CN
China
Prior art keywords
packaging
preset lines
base plate
index size
segmentation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410721292.8A
Other languages
English (en)
Other versions
CN104716093B (zh
Inventor
佐胁悟志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of CN104716093A publication Critical patent/CN104716093A/zh
Application granted granted Critical
Publication of CN104716093B publication Critical patent/CN104716093B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种封装基板的分割方法。该封装基板的分割方法以使封装尺寸处于尺寸容许值内的方式,将封装基板分割为各个封装器件。封装基板的分割方法具有如下工序:根据分割预定线的位置坐标,检测分割预定线之间的指标尺寸;判定指标尺寸是否处于封装器件的规格内;在指标尺寸处于规格外的情况下,将分割预定线的位置坐标校正为处于规格内;以及在指标尺寸处于规格内的情况下,沿着检测时的分割预定线,对封装基板进行加工,在指标尺寸处于规格外的情况下,沿着校正后的分割预定线,对封装基板进行加工。

Description

封装基板的分割方法
技术领域
本发明涉及CSP(Chip Size Package:芯片尺寸封装)、QFN(Quad Flat Non-leadedPackage:方形扁平无引脚封装)等的封装基板的分割方法。
背景技术
在CSP或QFN等的封装基板中,排列作成有IC、LSI等的电路的多个半导体芯片并利用成模(モールド)树脂等密封,形成大致长方形的板状。封装基板由切削装置沿着分割预定线切削,形成为与半导体芯片大致相同尺寸的封装。在进行树脂成模时,由于布线基板的伸缩等,分割预定线的位置产生歪斜,因此,在切削时,采用了根据针对分割预定线的对准结果来确定切削位置的所谓检测对准(例如,参照专利文献1)。
现有技术文献
专利文献
专利文献1:日本特开2002-033295号公报
发明内容
发明要解决的问题
但是,在专利文献1所述的检测对准中,虽然能够沿着分割预定线进行切削,但是,在分割预定线自身由于基板的伸缩等而出现位置偏差时,封装尺寸有时会偏离尺寸容许值(封装尺寸容许值)而处于规格外。例如,在封装器件为CPU(CentralProcessing Unit:中央处理器)且封装尺寸的尺寸容许值大幅偏离而处于规格外的情况下,存在不能将CPU安装到主板的插座中这样的问题。
本发明是鉴于这样的点而完成的,其目的在于,提供一种能够以使封装尺寸处于尺寸容许值内的方式将封装基板分割为各个封装器件的封装基板的分割方法。
用于解决问题的手段
本发明的封装基板的分割方法将封装基板分割为各个封装器件,其中,该封装基板是利用分割预定线以规定数量划分多个封装器件而形成的,其特征在于,该封装基板的分割方法具有如下步骤:检测工序,利用拍摄单元检测各分割预定线的位置坐标,检测各分割预定线之间的指标尺寸(インデックスサイズ);判断工序,在实施了该检测工序后,判断检测出的该指标尺寸是否处于封装尺寸容许值范围内;以及分割工序,当在该判断工序中判断为该指标尺寸处于该封装尺寸容许值范围内的情况下,根据在该检测工序中检测出的该指标尺寸以及检测出的各分割预定线的该位置坐标,利用加工单元,对每一封装器件进行分割。
根据该结构,在分割预定线之间的指标尺寸处于封装尺寸容许值内的情况下,将封装基板分割为各个封装器件。因此,即使在分割预定线因封装基板的伸缩而出现位置偏差的情况下,分割后的封装器件也不会处于规格外。
此外,在本发明的封装基板的分割方法中,当在该判断工序中判断为该指标尺寸不处于该封装尺寸容许值范围内的情况下,在该分割预定线的范围内对该各分割预定线的该位置坐标进行校正,使该指标尺寸处于该封装尺寸容许值范围内,在该分割工序中,根据校正后的指标尺寸和校正后的该分割预定线的位置坐标,分割封装器件,当在该校正工序中不能在该分割预定线的范围内对该各分割预定线的该位置坐标进行校正,使该指标尺寸处于该封装尺寸容许值范围内的情况下,取消该分割工序。
发明效果
根据本发明,对分割预定线的位置坐标进行校正,使得指标尺寸处于封装尺寸容许值范围内,由此,即使在封装基板发生伸缩的情况下,也能够以使各个封装器件处于规格内的方式分割封装基板。
附图说明
图1是本实施方式的切削装置的立体图。
图2A、图2B、图2C是本实施方式的全点对准的说明图。
图3A、图3B、图3C是本实施方式的两点对准的说明图。
图4是示出本实施方式的封装基板的分割方法的流程图的图。
标号说明
1 切削装置
15 加工单元
17 拍摄单元
43 切削刀
51、61 封装器件
53、63 对准目标
55、65 分割预定线
W1、W2 封装基板
具体实施方式
以下,参照附图,对本实施方式的切削装置进行说明。图1是本实施方式的切削装置的立体图。此外,本实施方式的切削装置不限于图1所示的结构。只要是能够切削封装基板的切削装置,则本发明可以应用于任何切削装置。
图1所示的切削装置1构成为,在使加工单元15与封装基板W1对准后,将封装基板W1分割为各个封装器件51。图2A所示的封装基板W1形成为大致长方形的板状,利用格子状的分割预定线55划分出多个封装器件51。在封装基板W1中,隔开规定的间隔形成多个封装器件51,在各个封装器件51的周围设置有作为边角料的边缘区域52。各封装器件51从背面侧被成模树脂密封。
此外,在封装基板W1上,设置有用于检测分割预定线55之间的指标尺寸的对准目标53。对准目标53规定了各封装器件51的纵向尺寸以及横向尺寸,以与各个封装器件51的纵边和横边对应的方式设置在封装基板W1的外周部分。在该封装基板W1中,实施按每一封装器件51来检测对准目标53的所谓全点对准。此外,在图1中,示出了图2A所示的封装基板W1,但也可以使用图3A所示的封装基板W2。
在图3A所示的封装基板W2中,形成有多个器件形成区域64,器件形成区域64被分割预定线65划分成多个封装器件61。因此,在器件形成区域64内,无间隔地配置多个封装器件61,仅在器件形成区域64的周围设置有边缘区域62。封装基板W2的对准目标63规定了各封装器件61的纵向尺寸和横向尺寸,以与各封装器件61的纵边和横边对应的方式设置在封装基板W2的外周部分(此处,仅示出了器件形成区域64的四角的对准目标63)。在该封装基板W2中,实施按每一器件形成区域64来检测对准目标63的所谓两点对准。
返回到图1,将保持带T粘合在封装基板W1的背面,将环状框架F粘合在该保持带T的外周。封装基板W1在经由保持带T支承于环状框架F的状态下被输送到切削装置1。此外,封装基板W1不限于CSP(Chip Size Package:芯片尺寸封装)基板、QFN(Quad Flat Non-leaded package:方形扁平无引脚封装)基板等、搭载了芯片后的封装基板,也可以是芯片搭载前的基板。在切削装置的基台11上设置有移动机构13,该移动机构13沿X轴方向对保持有封装基板W1的卡盘工作台12进行加工进给。
移动机构13具有:配置在基台11上且与X轴方向平行的一对导轨21;以及被设置为能够沿一对导轨21滑动的电机驱动的X轴工作台22。在X轴工作台22的上部,设置有卡盘工作台12。在X轴工作台22的背面侧,形成有未图示的螺母部,滚珠丝杠23与这些螺母部螺合。而且,滚珠丝杠23的一端部与驱动电机24连接。利用驱动电机24来旋转驱动滚珠丝杠23,使卡盘工作台12沿着导轨21在X轴方向上移动。
在卡盘工作台12的表面,利用多孔陶瓷材形成有保持面27,利用在该保持面27中产生的负压来吸引保持封装基板W1。在卡盘工作台12的周围,设置有空气驱动式的4个钳夹部28,利用各钳夹部28来夹持固定封装基板W1的周围的环状框架F。此外,在基台11上,设置有以跨在移动机构13上的方式竖立设置的门型的柱部14。在柱部14上,在卡盘工作台12的上方设置有移动机构16,该移动机构16使一对加工单元15沿Y轴方向分度进给并沿Z轴方向升降。
移动机构16具有:相对于柱部14的前表面,在Y轴方向上平行的一对导轨31;以及被设置为能够沿一对导轨31滑动的电机驱动的一对Y轴工作台32。此外,移动机构16具有:被配置在各Y轴工作台32的前表面且与Z轴方向平行的一对导轨33;以及被设置为能够沿该导轨33滑动的电机驱动的Z轴工作台34。在各Z轴工作台34的下部,设置有加工单元15,该加工单元15使切削刀43分别切入封装基板W1,从而沿分割预定线55(参照图2A)进行分割。
在各Y轴工作台32的背面侧,形成有未图示的螺母部,这些螺母部与滚珠丝杠35螺合。此外,在各Z轴工作台34的背面侧,形成有未图示的螺母部,这些螺母部与滚珠丝杠36螺合。Y轴工作台32用的滚珠丝杠35、Z轴工作台34用的滚珠丝杠36的一端部分别与驱动电机37、38连接。利用这些驱动电机37、38来旋转驱动滚珠丝杠35、36,由此,使一对加工单元15沿着导轨31、33在Y轴方向以及Z轴方向上移动。
一对加工单元15构成为在主轴41的末端安装有切削刀43。由刀具罩42覆盖切削刀43的周围,在刀具罩42中设置有朝切削部分喷射切削水的喷嘴。此外,在主轴41上,设置有拍摄单元17,根据拍摄单元17的拍摄图像,使切削刀43与封装基板W1的分割预定线55(参照图2A)对准。在加工单元15中,从多个喷嘴喷射切削水,利用切削刀43,沿着分割预定线55来切削封装基板W1,由此分割为各个封装器件51。
此外,在切削装置1中,设置有总体控制装置各部的控制单元18。控制单元18由执行各种处理的处理器和存储器等构成。存储器根据用途而由ROM(Read OnlyMemory:只读存储器)、RAM(Random Access Memory:随机存取存储器)等中的一个或多个存储介质构成。在存储器中,不仅存储有切削装置1的各种加工条件,还存储有使切削刀43与封装基板W1对准用的程序、例如全点对准用的程序、两点对准用的程序这样的后述的校正处理用的程序等。
然而,封装基板W1是利用成模树脂来密封封装器件51的背面侧而成形的,因此基板整体有时会伸缩,使得分割预定线55(参照图2A)出现位置偏差。因此,在本实施方式的切削装置1中,考虑封装基板W1的成模树脂的密封时的伸缩量,对分割预定线55的位置坐标进行校正,使其收纳在封装器件51的规格尺寸内。以下,使用图2A所示的封装基板W1,对全点对准进行说明,使用图3A所示的封装基板W2,对两点对准进行说明。
此外,在进行全点对准的情况下,需要测量全部指标尺寸,因而加工位置精度最优,但对准需要时间。另一方面,在进行两点对准的情况下,相比于全点对准,对准时间缩短,但加工位置精度相比于全点变差。因此,优选的是,考虑对准时间和加工位置精度,判断应用哪种对准。
图2A、图2B、图2C是本实施方式的全点对准的说明图。图3A、图3B、图3C是本实施方式的两点对准的说明图。此外,此处,对针对X轴方向的分割预定线的对准进行说明,但针对Y轴方向的分割预定线的对准也相同。此外,在图3A所示的封装基板中,为了便于说明,仅示出了器件形成区域的四角的对准目标,但在全部分割预定线的外周部设置有对准目标。此外,图2A、图2B、图2C和图3A、图3B、图3C只是对准处理的一例,并不限于该结构。
首先,对全点对准进行说明。如图2A所示,在封装基板W1上,如上述那样隔开间隔配置有矩形状的多个封装器件51。在各封装器件51中,纵向(Y轴方向)的封装尺寸被设定为5.0[mm],封装尺寸容许值被设定为±0[mm],加工位置容许值被设定为±0.15[mm]。封装尺寸是预先设定的封装器件51的设计值。封装尺寸容许值是封装器件51的规格临界值。加工位置容许值是能够维持封装性能的分割预定线55的位置坐标的校正临界值。
此外,本实施方式的分割预定线55具有如下规定宽度,该规定宽度相对于切削刀43(参照图1)的刀具宽度的设计值具有加工位置容许值。因此,分割预定线55的范围表示在利用切削刀43切入封装基板W1的情况下,能够维持封装性能的范围。
在该情况下,如果封装器件51的实际的指标尺寸(测量结果)处于针对封装尺寸的封装尺寸容许值范围内,则视为处于封装器件51的规格内。即使在封装器件51的实际的指标尺寸超过封装尺寸容许值的情况下,只要超过量处于封装尺寸的加工位置容许值范围内,则能够对分割预定线55的位置坐标(加工位置)进行校正,使该位置坐标处于封装尺寸容许范围内。此外,如果是加工位置容许值内的校正,则分割后的封装器件51的封装性能不会下降。
在全点对准中,利用拍摄单元17(参照图1)拍摄位于封装基板W1的外周部分的对准目标53,检测出分割预定线55的位置坐标。根据该分割预定线55的位置坐标,检测出作为封装器件51的纵向尺寸的分割预定线55之间的指标尺寸。对封装尺寸与指标尺寸进行比较,计算出作为测量值的指标尺寸相对于作为设计值的封装尺寸的超过量。进而,判断指标尺寸的超过量是否处于作为规格临界值的封装尺寸容许值范围内。
在指标尺寸的超过量处于封装尺寸容许值范围内的情况下,根据现有的指标尺寸以及分割预定线55的位置坐标,进行切削加工。另一方面,在指标尺寸的超过量处于封装尺寸容许值范围外的情况下,在加工位置容许值的范围内(分割预定线55的范围内),对分割预定线55的位置坐标进行校正。由此,使得校正后的分割预定线55的位置坐标处于封装尺寸容许值范围内,根据校正后的指标尺寸和校正后的分割预定线55的位置坐标,进行切削加工。此外,当在加工位置容许值内不能将指标尺寸的超过量校正为处于封装尺寸容许值内的情况下,不对分割预定线55进行切削加工。
例如,在图2B中,测量出的封装器件51a的指标尺寸为4.9[mm],封装器件51b的指标尺寸为5.4[mm]。封装尺寸为5.0[mm],因此,相对于封装尺寸,封装器件51a的指标尺寸收缩-0.1[mm],封装器件51b的指标尺寸伸长+0.4[mm]。封装器件51a、51b的指标尺寸的伸缩量均超过封装尺寸容许值范围的0[mm]。因此,现有的封装器件51a、51b均处于规格外。
如图2C所示,相对于封装尺寸容许值,封装器件51a的指标尺寸的收缩量为-0.1[mm],因此,能够在加工位置容许值±0.15[mm]内进行校正。在该情况下,一对分割预定线55a、55b的各自的收缩量为-0.05[mm]。因此,以抵消与指标尺寸的收缩量对应的量的方式,将一对分割预定线55a、55b的位置坐标分别朝伸长方向校正+0.05[mm]。由此,使得分割预定线55a、55b的位置坐标处于封装尺寸容许值范围内,沿着校正后的分割预定线55a、55b,进行切削加工。
此外,相对于封装尺寸容许值,封装器件51b的指标尺寸的伸长量为+0.4[mm],因此,不能在加工位置容许值±0.15[mm]内进行校正。在该情况下,一对分割预定线55c、55d的各自的伸长量为+0.2[mm]。因此,即使以抵消指标尺寸的伸长量的方式,分别朝收缩方向以加工位置容许值(-0.075[mm])对一对分割预定线55c、55d的位置坐标进行校正,也不能处于封装尺寸容许值内。因此,在封装基板W1的分割工序中,忽略封装器件51b的分割预定线55c、55d而进行切削加工。
接下来,对两点对准进行说明。如图3A所示,在封装基板W2中,如上述那样,在各器件形成区域64中无间隔地配置有多个封装器件61。各封装器件61的纵向(Y轴方向)的封装尺寸被设定为38.0[mm],封装尺寸容许值被设定为±0.2[mm],加工位置容许值被设定为±1.0[mm]。
在两点对准中,利用拍摄单元17(参照图1)拍摄位于器件形成区域64的四角的对准目标63,检测出器件形成区域64的分割预定线65的位置坐标。根据该分割预定线65的位置坐标,检测出作为器件形成区域64的纵向尺寸的分割预定线65之间的指标尺寸。各个封装器件61的指标尺寸是以封装器件61的数量,对于器件形成区域64整体的测量的尺寸进行等分而求出的。进而,对封装尺寸与指标尺寸进行比较,判断指标尺寸的超过量是否处于作为规格临界值的封装尺寸容许值范围内。
在指标尺寸的超过量处于封装尺寸容许值范围内的情况下,根据现有的指标尺寸以及分割预定线65的位置坐标,进行切削加工。另一方面,在指标尺寸的超过量处于封装尺寸容许值范围外的情况下,在加工位置容许值的范围内(分割预定线65的范围内)对分割预定线65的位置坐标进行校正。由此,使得校正后的分割预定线65的位置坐标处于封装尺寸容许值范围内,根据校正后的指标尺寸和校正后的分割预定线65的位置坐标,进行切削加工。此外,当在加工位置容许值下不能将指标尺寸的超过量校正为处于封装尺寸容许值内的情况下,不对分割预定线65进行切削加工。
例如,在图3B中,将器件形成区域64的指标尺寸等分而得到的各封装器件61a-61d的指标尺寸为38.5[mm]。封装尺寸为38.0[mm],因此,相对于封装尺寸,各封装器件61a-61d的指标尺寸的伸长量分别+0.5[mm]。该各封装器件61a-61d的指标尺寸的伸长量超过封装尺寸容许值范围±0.2[mm]的+0.3[mm]。因此,现有的封装器件61a-61d全部处于规格外。
如图3C所示,相对于封装尺寸容许值,各封装器件61a-61d的指标尺寸的伸长量分别为+0.3[mm]。各封装器件61a-61d的指标尺寸的伸长量能够在加工位置容许值±1.0[mm]内进行校正。在该情况下,各封装器件61a-61d的指标尺寸的伸长量以从上方起第3列的中心的分割预定线65c为基准来进行校正。即,中心的分割预定线65c的位置坐标不进行校正,而以抵消各封装器件61a-61d的指标尺寸的伸长量的方式,对剩余的分割预定线65a、65b、65d、65e进行校正。
从上方起第2列、第4列的分割预定线65b、65d的位置坐标分别朝收缩方向仅校正-0.3[mm]。此外,对于从上方起第1列、第5列的分割预定线65a、65e的位置坐标,也考虑从上方起第2列、第4列的分割预定线65b、65d的校正量,朝收缩方向仅校正-0.6[mm]。由此,使得分割预定线65a-65d的位置坐标处于封装尺寸容许值范围内,沿着校正后的分割预定线65,进行切削加工。
此处,参照图4,对封装基板的分割方法的流程进行说明。图4是示出本实施方式的封装基板的分割方法的流程图的图。此外,图4是示出封装基板的分割方法的一例,而不限于该内容。此外,此处,以图2A、图2B、图2C所示的分割封装基板的情况为例来进行说明。
如图4所示,首先,实施检测工序(步骤ST01)。在检测工序中,利用拍摄单元17(参照图1)来检测各分割预定线55(参照图2A)的位置坐标,检测出各分割预定线55之间的指标尺寸。在实施了检测工序后,实施判断工序(步骤ST02)。在判断工序中,判断在检测工序中检测出的指标尺寸是否处于封装尺寸容许值范围内。当在判断工序中判断为指标尺寸处于封装尺寸容许值范围内的情况下(步骤ST02:是),实施分割工序(步骤ST03)。在分割工序中,根据在检测工序中检测出的现有的指标尺寸以及各分割预定线55的位置坐标,利用加工单元15(参照图1),分割封装基板W1。
当在判断工序中判断为指标尺寸不处于封装尺寸容许值内的情况下(步骤ST02:否),实施校正工序(步骤ST04)。在校正工序中,进行如下判断:是否能够在分割预定线55的范围内(加工位置容许值的范围内),对分割预定线55的位置坐标进行校正,使得指标尺寸处于封装尺寸容许值范围内。当在校正工序中能够校正分割预定线55的情况下(步骤ST04:是),对分割预定线55的位置坐标进行校正(步骤ST05)。进而,根据校正后的分割预定线55的位置坐标,实施分割工序(步骤ST03)。
当在校正工序中不能校正分割预定线55的情况下(步骤ST04:否),不对分割预定线55的位置坐标进行校正,针对该分割预定线55取消分割工序。此外,对全部分割预定线55实施步骤ST02~步骤ST05的处理。此外,在本实施方式的封装基板W1的分割方法中,以实施校正工序的内容为例进行了说明,但不限于该结构。封装基板W1的分割方法也可以不具有校正工序。即,在判断工序中,可以省略步骤ST04、ST05,使得仅在指标尺寸处于封装容许值范围内的情况下,沿着分割预定线55进行分割。
如上所述,在本实施方式的封装基板W1的分割方法中,在分割预定线55之间的指标尺寸处于封装尺寸容许值内的情况下,根据现有的分割预定线55的位置坐标,将封装基板W1分割为各个封装器件51。在分割预定线55之间的指标尺寸不处于封装尺寸容许值内的情况下,在对封装性能没有影响的范围内,对分割预定线55的位置坐标进行校正。进而,使得校正后的分割预定线之间的指标尺寸处于封装尺寸容许值范围内,将封装基板W1分割为各个封装器件51。在该情况下,在对封装性能产生影响的范围内,不对分割预定线55的位置坐标进行校正。因此,即使在分割预定线55因封装基板W1的伸缩而出现位置偏差的情况下,分割后的封装器件51也不会处于规格外,而且封装性能不会变差。此外,针对封装基板W2,也能够得到相同的效果。
此外,本发明不限于上述实施方式,可以进行各种变更来实施。在上述实施方式中,附图所示的大小或形状等不限于此,可以在发挥本发明效果的范围内适当变更。此外,只要不脱离本发明的目的范围,则可以适当变更地实施。
例如,在本实施方式的封装基板W1的分割方法中,构成为在校正工序中,判断是否能够在分割预定线55、65的范围内(加工位置容许值的范围内),对分割预定线55、65的位置坐标进行校正,使得指标尺寸处于封装尺寸容许值范围内,但不限于该结构。也可以在判断工序中,判断是否能够校正。
产业上的可利用性
如上所述,本发明具有能够以使封装尺寸处于尺寸容许值内的方式将封装基板分割为各个封装器件这样的效果,对CSP(Chip Size Package:芯片尺寸封装)、QFN(Quad Flat Non-leaded Package:方形扁平无引脚封装)等的封装基板的分割方法特别有用。

Claims (2)

1.一种封装基板的分割方法,将封装基板分割为各个封装器件,其中,该封装基板是利用分割预定线以规定数量划分多个封装器件而形成的,其特征在于,该封装基板的分割方法具有如下步骤:
检测工序,利用拍摄单元检测各分割预定线的位置坐标,检测各分割预定线之间的指标尺寸;
判断工序,在实施了该检测工序后,判断检测出的该指标尺寸是否处于封装尺寸容许值范围内;以及
分割工序,当在该判断工序中判断为该指标尺寸处于该封装尺寸容许值范围内的情况下,根据在该检测工序中检测出的该指标尺寸以及检测出的各分割预定线的该位置坐标,利用加工单元,对每一封装器件进行分割。
2.根据权利要求1所述的封装基板的分割方法,其特征在于,
当在该判断工序中判断为该指标尺寸不处于该封装尺寸容许值范围内的情况下,在该分割预定线的范围内对该各分割预定线的该位置坐标进行校正,使该指标尺寸处于该封装尺寸容许值范围内,
在该分割工序中,根据校正后的指标尺寸和校正后的该分割预定线的位置坐标,分割封装器件,
当在该校正工序中不能在该分割预定线的范围内对该各分割预定线的该位置坐标进行校正,使该指标尺寸处于该封装尺寸容许值范围内的情况下,取消该分割工序。
CN201410721292.8A 2013-12-16 2014-12-02 封装基板的分割方法 Active CN104716093B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013259143A JP6184855B2 (ja) 2013-12-16 2013-12-16 パッケージ基板の分割方法
JP2013-259143 2013-12-16

Publications (2)

Publication Number Publication Date
CN104716093A true CN104716093A (zh) 2015-06-17
CN104716093B CN104716093B (zh) 2020-04-21

Family

ID=53369394

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410721292.8A Active CN104716093B (zh) 2013-12-16 2014-12-02 封装基板的分割方法

Country Status (4)

Country Link
US (1) US20150170968A1 (zh)
JP (1) JP6184855B2 (zh)
CN (1) CN104716093B (zh)
TW (1) TWI633595B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108247361A (zh) * 2018-03-22 2018-07-06 中山市溢丰达机械设备有限公司 型材口部形状测数加工设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6845038B2 (ja) * 2017-02-27 2021-03-17 株式会社ディスコ パッケージ基板の分割方法
JP6979296B2 (ja) * 2017-07-28 2021-12-08 株式会社ディスコ 切削方法
JP7306942B2 (ja) * 2019-09-30 2023-07-11 株式会社ディスコ ウエーハの加工方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107242A (ja) * 1996-09-30 1998-04-24 Sanyo Electric Co Ltd 光半導体集積回路装置およびその製造方法
CN1318206A (zh) * 1999-07-30 2001-10-17 日本板硝子株式会社 从半导体晶片切割芯片的方法及切割区中设置的槽的结构
CN100524728C (zh) * 2004-11-11 2009-08-05 雅马哈株式会社 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法
CN100580884C (zh) * 2004-11-11 2010-01-13 富士通微电子株式会社 半导体衬底和半导体器件制造方法
JP2012038877A (ja) * 2010-08-06 2012-02-23 Fujitsu Semiconductor Ltd 半導体ウェーハ及び半導体装置の製造方法
CN102820239A (zh) * 2011-06-10 2012-12-12 株式会社迪思科 分割预定线检测方法
US20130210215A1 (en) * 2012-02-14 2013-08-15 Yan Xun Xue Packaging method with backside wafer dicing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54111757A (en) * 1978-02-22 1979-09-01 Hitachi Ltd Dicing method
JP4447074B2 (ja) * 1999-06-21 2010-04-07 株式会社ディスコ 切削装置
US6309943B1 (en) * 2000-04-25 2001-10-30 Amkor Technology, Inc. Precision marking and singulation method
JP2008112884A (ja) * 2006-10-31 2008-05-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5127361B2 (ja) * 2007-08-22 2013-01-23 株式会社ディスコ パッケージ基板の分割方法
JP5554228B2 (ja) * 2010-12-28 2014-07-23 三星ダイヤモンド工業株式会社 基板加工方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107242A (ja) * 1996-09-30 1998-04-24 Sanyo Electric Co Ltd 光半導体集積回路装置およびその製造方法
CN1318206A (zh) * 1999-07-30 2001-10-17 日本板硝子株式会社 从半导体晶片切割芯片的方法及切割区中设置的槽的结构
CN100524728C (zh) * 2004-11-11 2009-08-05 雅马哈株式会社 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法
CN100580884C (zh) * 2004-11-11 2010-01-13 富士通微电子株式会社 半导体衬底和半导体器件制造方法
JP2012038877A (ja) * 2010-08-06 2012-02-23 Fujitsu Semiconductor Ltd 半導体ウェーハ及び半導体装置の製造方法
CN102820239A (zh) * 2011-06-10 2012-12-12 株式会社迪思科 分割预定线检测方法
US20130210215A1 (en) * 2012-02-14 2013-08-15 Yan Xun Xue Packaging method with backside wafer dicing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108247361A (zh) * 2018-03-22 2018-07-06 中山市溢丰达机械设备有限公司 型材口部形状测数加工设备

Also Published As

Publication number Publication date
JP2015115588A (ja) 2015-06-22
CN104716093B (zh) 2020-04-21
US20150170968A1 (en) 2015-06-18
JP6184855B2 (ja) 2017-08-23
TWI633595B (zh) 2018-08-21
TW201528361A (zh) 2015-07-16

Similar Documents

Publication Publication Date Title
CN104716093A (zh) 封装基板的分割方法
JP5948034B2 (ja) アライメント方法
KR101952494B1 (ko) 절단 장치 및 전자 부품의 제조 방법
JP6282194B2 (ja) ウェーハの加工方法
US9508570B2 (en) Singulation apparatus and method
JP6257291B2 (ja) パッケージ基板の加工方法
KR20110124000A (ko) 반도체 패키지 제조용 싱귤레이션장치
KR101454320B1 (ko) 반도체 패키지 제조장치의 스트립 로딩장치
US9828123B2 (en) Tray-sealing machine with monitoring device and method
TWI431677B (zh) Segmentation method of packaging substrate
KR101237056B1 (ko) 반도체 패키지 집합체 정렬방법
JP6498486B2 (ja) 切削装置
KR102350555B1 (ko) 반도체 패키지 이송 장치 및 방법
JP6498073B2 (ja) 切削ブレードの位置ずれ検出方法
KR101391706B1 (ko) 진공흡착 테이블 및 그 제조방법
KR101195827B1 (ko) 반도체 칩 패키지의 에지 검출 방법
TWI575587B (zh) Substrate cutting device and substrate cutting method
CN106024666A (zh) 通过摄像头挑选不合格晶粒的方法
SG10201807860WA (en) Processing method for wafer
CN108389810A (zh) 搬送机构
KR101542462B1 (ko) 엠엘씨씨칩 불량 검사방법
JP7386282B2 (ja) 切断部材処理装置及び切断システム
TWM523961U (zh) 晶粒檢測機之跳晶感應模組
KR20120006271A (ko) 반도체 패키지 집합체 정렬방법
KR20240073378A (ko) 판재 절단 자동화 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant