JPH07271967A - ビデオｒａｍ - Google Patents
ビデオｒａｍInfo
- Publication number
- JPH07271967A JPH07271967A JP6061397A JP6139794A JPH07271967A JP H07271967 A JPH07271967 A JP H07271967A JP 6061397 A JP6061397 A JP 6061397A JP 6139794 A JP6139794 A JP 6139794A JP H07271967 A JPH07271967 A JP H07271967A
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- output
- data
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- Pending
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Abstract
(57)【要約】
【目的】 動画像表示に好適で周辺回路構成が簡単にな
り、高速の画像データの取扱いが容易になると共に周辺
回路構成を複雑にすることなく処理装置からのデータ加
工用に供し得るビデオＲＡＭを提供する。 【構成】 行指定及びシリアルデータ出力開始位置を指
定するアドレスポインタ６と、アドレスポインタ６で指
定した行データをメモリアレイ４から転送後保持し，又
は保持したデータをメモリアレイ４に転送するシリアル
データレジスタ７と、シリアルデータレジスタ７内のデ
ータをアドレスポインタ６により指定されたビットから
シリアルデータ入出力バッファ９へ出力し，又はシリア
ルデータ入出力バッファ９から入力されたデータをシリ
アルデータレジスタ７に転送するシリアルデータセレク
タ８と、シリアルデータ入出力部ＳioＯ〜Ｓio３を有す
るシリアルデータ入出力バッファ９に、それぞれ第２の
アドレスポインタ６Ａ，第２のシリアルデータレジスタ
７Ａ，第２のシリアルデータセレクタ８Ａ及び第２のシ
リアルデータ入出力バッファ９Ａを併設したことを特徴
とする。
り、高速の画像データの取扱いが容易になると共に周辺
回路構成を複雑にすることなく処理装置からのデータ加
工用に供し得るビデオＲＡＭを提供する。 【構成】 行指定及びシリアルデータ出力開始位置を指
定するアドレスポインタ６と、アドレスポインタ６で指
定した行データをメモリアレイ４から転送後保持し，又
は保持したデータをメモリアレイ４に転送するシリアル
データレジスタ７と、シリアルデータレジスタ７内のデ
ータをアドレスポインタ６により指定されたビットから
シリアルデータ入出力バッファ９へ出力し，又はシリア
ルデータ入出力バッファ９から入力されたデータをシリ
アルデータレジスタ７に転送するシリアルデータセレク
タ８と、シリアルデータ入出力部ＳioＯ〜Ｓio３を有す
るシリアルデータ入出力バッファ９に、それぞれ第２の
アドレスポインタ６Ａ，第２のシリアルデータレジスタ
７Ａ，第２のシリアルデータセレクタ８Ａ及び第２のシ
リアルデータ入出力バッファ９Ａを併設したことを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、画像データを一時保持
し、さらにデータ加工を加え、新たに画像データを表示
器に出力するのに用いるビデオＲＡＭに関するものであ
る。
し、さらにデータ加工を加え、新たに画像データを表示
器に出力するのに用いるビデオＲＡＭに関するものであ
る。
【０００２】
【従来の技術】図２は従来のビデオＲＡＭの１例の構成
を示すブロック図である。図２において１は、アドレス
入力部Ａo 〜Ａn を有する行および列のアドレスバッフ
ァ，２は列アドレス用のデコーダ、３は行アドレス用の
デコーダ、４は画像データを入力保持するメモリアレ
イ、５はランダムアクセス用データ入出力部Ｄ0 〜Ｄ3
を有するデータバッファ、６は行指定及びシリアルデー
タ出力開始位置を指定するアドレスポインタ、７はアド
レスポインタ６で指定した行データをメモリアレイ４か
ら転送後保持し、または、保持したデータをメモリアレ
イ４へ転送するシリアルデータレジスタ、８はシリアル
データレジスタ７内のデータをアドレスポインタ６によ
り指定されたビットからシリアルデータ入出力バッファ
９へ出力し，またはシリアルデータ入出力バッファ９か
ら入力されたデータをシリアルデータレジスタ７に転送
するシリアルデータセレクタ、１０は行アドレスストロ
ーブ，列アドレスストローブ，ライトパービット／書き
込み指定、データトランスファ／出力イネーブル、シリ
アルコントロール、シリアルイネーブル等の入力により
制御用クロックを発生させるクロック発生回路である。
を示すブロック図である。図２において１は、アドレス
入力部Ａo 〜Ａn を有する行および列のアドレスバッフ
ァ，２は列アドレス用のデコーダ、３は行アドレス用の
デコーダ、４は画像データを入力保持するメモリアレ
イ、５はランダムアクセス用データ入出力部Ｄ0 〜Ｄ3
を有するデータバッファ、６は行指定及びシリアルデー
タ出力開始位置を指定するアドレスポインタ、７はアド
レスポインタ６で指定した行データをメモリアレイ４か
ら転送後保持し、または、保持したデータをメモリアレ
イ４へ転送するシリアルデータレジスタ、８はシリアル
データレジスタ７内のデータをアドレスポインタ６によ
り指定されたビットからシリアルデータ入出力バッファ
９へ出力し，またはシリアルデータ入出力バッファ９か
ら入力されたデータをシリアルデータレジスタ７に転送
するシリアルデータセレクタ、１０は行アドレスストロ
ーブ，列アドレスストローブ，ライトパービット／書き
込み指定、データトランスファ／出力イネーブル、シリ
アルコントロール、シリアルイネーブル等の入力により
制御用クロックを発生させるクロック発生回路である。
【０００３】上記構成のビデオＲＡＭにて、画像データ
（ビデオ信号入力からのデータ）を入力，保持し、中央
処理装置（ＣＰＵ）からのデータ加工を加え、さらに出
力用の画像データとして表示器に出力するという様なシ
ステムを構成する場合、２つの使用方法がある。その１
つの方法は、データバッファ５を介するランダムアクセ
ス用データ入出力部Ｄ0 〜Ｄ3 を入力用の画像データ又
は表示出力用の画像データと中央処理装置からのデータ
加工用に共有し、シリアルデータ入出力バッファ９を介
するシリアルデータ入出力部Ｓio０〜Ｓio３を表示出力
用の画像データ又は入力用の画像データ専用として使用
する方法である。他の方法は、データバッファ５を介す
るランダムアクセス用データ入出力部Ｄ 0 〜Ｄ3 を中央
処理装置のデータ加工用とし、シリアルデータ入出力バ
ッファ９を介するシリアルデータ入出力部Ｓio０〜Ｓio
３を入力用の画像データと表示出力用のデータの入力及
び出力用として共有させる方法である。
（ビデオ信号入力からのデータ）を入力，保持し、中央
処理装置（ＣＰＵ）からのデータ加工を加え、さらに出
力用の画像データとして表示器に出力するという様なシ
ステムを構成する場合、２つの使用方法がある。その１
つの方法は、データバッファ５を介するランダムアクセ
ス用データ入出力部Ｄ0 〜Ｄ3 を入力用の画像データ又
は表示出力用の画像データと中央処理装置からのデータ
加工用に共有し、シリアルデータ入出力バッファ９を介
するシリアルデータ入出力部Ｓio０〜Ｓio３を表示出力
用の画像データ又は入力用の画像データ専用として使用
する方法である。他の方法は、データバッファ５を介す
るランダムアクセス用データ入出力部Ｄ 0 〜Ｄ3 を中央
処理装置のデータ加工用とし、シリアルデータ入出力バ
ッファ９を介するシリアルデータ入出力部Ｓio０〜Ｓio
３を入力用の画像データと表示出力用のデータの入力及
び出力用として共有させる方法である。
【０００４】
【発明が解決しようとする課題】上記前者の方法の場合
は、データバッファ５を介するランダムアクセス用デー
タ入出力部Ｄ0 〜Ｄ3 は、シリアルデータ入出力バッフ
ァ９を介するシリアルデータ入出力部Ｓio０〜Ｓio３に
比べ周波数的に低いため、高速の画像データを取り扱う
ことは難しいばかりでなく、中央処理装置からのアクセ
スを共有するために周辺回路構成が複雑になる。また従
来の方法では、入力用の画像データと出力用の画像デー
タの入出力を共有させるため、動画像表示には適さず複
雑になるという課題がある。
は、データバッファ５を介するランダムアクセス用デー
タ入出力部Ｄ0 〜Ｄ3 は、シリアルデータ入出力バッフ
ァ９を介するシリアルデータ入出力部Ｓio０〜Ｓio３に
比べ周波数的に低いため、高速の画像データを取り扱う
ことは難しいばかりでなく、中央処理装置からのアクセ
スを共有するために周辺回路構成が複雑になる。また従
来の方法では、入力用の画像データと出力用の画像デー
タの入出力を共有させるため、動画像表示には適さず複
雑になるという課題がある。
【０００５】
【課題を解決するための手段】本発明ビデオＲＡＭは、
上記の課題に鑑みてなされたもので、行指定及びシリア
ルデータ出力開始位置を指定するアドレスポインタ６
と、アドレスポインタ６で指定した行データをメモリア
レイ４から転送後保持し，又は保持したデータをメモリ
アレイ４に転送するシリアルデータレジスタ７と、シリ
アルデータレジスタ７内のデータをアドレスポインタ６
により指定されたビットからシリアルデータ入出力バッ
ファ９へ出力し，又はシリアルデータ入出力バッファ９
から入力されたデータをシリアルデータレジスタ７に転
送するシリアルデータセレクタ８と、シリアルデータ入
出力部Ｓio０〜Ｓio３を有するシリアルデータ入出力バ
ッファ９に、それぞれ第２のアドレスポインタ６Ａ，第
２のシリアルデータレジスタ７Ａ，第２のシリアルデー
タセレクタ８Ａ及び第２のシリアルデータ入出力バッフ
ァ９Ａを併設したことを特徴とする。
上記の課題に鑑みてなされたもので、行指定及びシリア
ルデータ出力開始位置を指定するアドレスポインタ６
と、アドレスポインタ６で指定した行データをメモリア
レイ４から転送後保持し，又は保持したデータをメモリ
アレイ４に転送するシリアルデータレジスタ７と、シリ
アルデータレジスタ７内のデータをアドレスポインタ６
により指定されたビットからシリアルデータ入出力バッ
ファ９へ出力し，又はシリアルデータ入出力バッファ９
から入力されたデータをシリアルデータレジスタ７に転
送するシリアルデータセレクタ８と、シリアルデータ入
出力部Ｓio０〜Ｓio３を有するシリアルデータ入出力バ
ッファ９に、それぞれ第２のアドレスポインタ６Ａ，第
２のシリアルデータレジスタ７Ａ，第２のシリアルデー
タセレクタ８Ａ及び第２のシリアルデータ入出力バッフ
ァ９Ａを併設したことを特徴とする。
【０００６】
【作 用】このように第２のアドレスポインタ６Ａ，第
２のシリアルデータレジスタ７Ａ，第２のシリアルデー
タセレクタ８Ａ及び第２のシリアルデータ入出力バッフ
ァ９Ａを併設することにより一方のシリアルデータ入出
力部を入力用の画像データの入力に、他方のシリアルデ
ータ入出力部を出力用の画像データの出力に使用できる
ため、動画像表示に好適であり、周辺回路構成が簡単に
なるばかりでなく、ランダムアクセス用データ入出力部
Ｄ0 〜Ｄ3 を高速の画像データ用として容易に供するこ
とができ、又周辺回路構成を複雑にすることなく処理装
置からのデータ加工用に供することができることにな
る。
２のシリアルデータレジスタ７Ａ，第２のシリアルデー
タセレクタ８Ａ及び第２のシリアルデータ入出力バッフ
ァ９Ａを併設することにより一方のシリアルデータ入出
力部を入力用の画像データの入力に、他方のシリアルデ
ータ入出力部を出力用の画像データの出力に使用できる
ため、動画像表示に好適であり、周辺回路構成が簡単に
なるばかりでなく、ランダムアクセス用データ入出力部
Ｄ0 〜Ｄ3 を高速の画像データ用として容易に供するこ
とができ、又周辺回路構成を複雑にすることなく処理装
置からのデータ加工用に供することができることにな
る。
【０００７】
【実施例】図１は本発明のビデオＲＡＭの１実施例の構
成を示すブロック図である。図１において１はアドレス
入力部Ａo 〜Ａn を有する行および列のアドレスバッフ
ァ、２は列アドレス用のデコーダ、３は行アドレス用の
デコーダ、４は画像データを入力保持するメモリアレ
イ、５はランダムアクセス用データ入出力部Ｄ 0 〜Ｄ3
を有するデータバッファ、６は行指定及びシリアルデー
タ出力開始位置を指定するアドレスポインタ、７はアド
レスポインタ６で指定した行データをメモリアレイ４か
ら転送後保持し，または保持したデータをメモリアレイ
４へ転送するシリアルデータレジスタ、８はシリアルデ
ータレジスタ７内のデータをアドレスポインタ６により
指定されたビットからシリアルデータ入出力バッファ９
へ出力し，またはシリアルデータ入出力バッファ９から
入力されたデータをシリアルデータレジスタ７に転送す
るシリアルデータセレクタ、９はシリアルデータをシリ
アルイネーブル信号及びシリアルコントロール信号に従
って入出力するシリアルデータ入出力部Ｓio０〜Ｓio３
を有するシリアルデータ入出力バッファ、１０は行アド
レスストローブ、列アドレスストローブ、ライトパービ
ット／書き込み指定，データトランスファ／出力イネー
ブル，シリアルコントロール，シリアルイネーブル等の
入力により制御用クロックを発生させるクロック発生回
路である。本実施例は、このような構成の従来のビデオ
ＲＡＭにおいて、第２のアドレスポインタ６Ａ，第２の
シリアルデータレジスタ７Ａ，第２のシリアルデータセ
レクタ８Ａ及び第２のシリアルデータ入出力バッファ９
Ａを併設せしめる。
成を示すブロック図である。図１において１はアドレス
入力部Ａo 〜Ａn を有する行および列のアドレスバッフ
ァ、２は列アドレス用のデコーダ、３は行アドレス用の
デコーダ、４は画像データを入力保持するメモリアレ
イ、５はランダムアクセス用データ入出力部Ｄ 0 〜Ｄ3
を有するデータバッファ、６は行指定及びシリアルデー
タ出力開始位置を指定するアドレスポインタ、７はアド
レスポインタ６で指定した行データをメモリアレイ４か
ら転送後保持し，または保持したデータをメモリアレイ
４へ転送するシリアルデータレジスタ、８はシリアルデ
ータレジスタ７内のデータをアドレスポインタ６により
指定されたビットからシリアルデータ入出力バッファ９
へ出力し，またはシリアルデータ入出力バッファ９から
入力されたデータをシリアルデータレジスタ７に転送す
るシリアルデータセレクタ、９はシリアルデータをシリ
アルイネーブル信号及びシリアルコントロール信号に従
って入出力するシリアルデータ入出力部Ｓio０〜Ｓio３
を有するシリアルデータ入出力バッファ、１０は行アド
レスストローブ、列アドレスストローブ、ライトパービ
ット／書き込み指定，データトランスファ／出力イネー
ブル，シリアルコントロール，シリアルイネーブル等の
入力により制御用クロックを発生させるクロック発生回
路である。本実施例は、このような構成の従来のビデオ
ＲＡＭにおいて、第２のアドレスポインタ６Ａ，第２の
シリアルデータレジスタ７Ａ，第２のシリアルデータセ
レクタ８Ａ及び第２のシリアルデータ入出力バッファ９
Ａを併設せしめる。
【０００８】このように第２のアドレスポインタ６Ａ，
第２のシリアルデータレジスタ７Ａ，第２のシリアルデ
ータセレクタ８Ａ及び第２のシリアルデータ入出力バッ
ファ９Ａを併設することにより、一方のシリアルデータ
入出力部例えばＳio０〜Ｓio３を入力用の画像データの
入力に、他方のシリアルデータ入出力部Ｓio１０〜Ｓ io
１３を出力用の画像データの出力に使用できるため、動
画像表示に好適であり、周辺回路構成が簡単になるばか
りでなく、ランダムアクセス用データ入出力部Ｄ0 〜Ｄ
3 を高速の画像データ用として容易に供することがで
き、又周辺回路構成を複雑にすることなく中央処理装置
からのデータ加工用に供することができることになる。
第２のシリアルデータレジスタ７Ａ，第２のシリアルデ
ータセレクタ８Ａ及び第２のシリアルデータ入出力バッ
ファ９Ａを併設することにより、一方のシリアルデータ
入出力部例えばＳio０〜Ｓio３を入力用の画像データの
入力に、他方のシリアルデータ入出力部Ｓio１０〜Ｓ io
１３を出力用の画像データの出力に使用できるため、動
画像表示に好適であり、周辺回路構成が簡単になるばか
りでなく、ランダムアクセス用データ入出力部Ｄ0 〜Ｄ
3 を高速の画像データ用として容易に供することがで
き、又周辺回路構成を複雑にすることなく中央処理装置
からのデータ加工用に供することができることになる。
【０００９】
【発明の効果】上述のように本発明によれば、第２のア
ドレスポインタ６Ａ，第２のシリアルデータレジスタ７
Ａ，第２のシリアルデータセレクタ８Ａ及び第２のシリ
アルデータ入出力バッファ９Ａを併設することにより動
画像表示に好適であり、周辺回路構成が簡単になるばか
りでなく、高速の画像データの取扱いが容易になると共
に周辺回路構成を複雑にすることなく処理装置からのデ
ータ加工用に供することができる。
ドレスポインタ６Ａ，第２のシリアルデータレジスタ７
Ａ，第２のシリアルデータセレクタ８Ａ及び第２のシリ
アルデータ入出力バッファ９Ａを併設することにより動
画像表示に好適であり、周辺回路構成が簡単になるばか
りでなく、高速の画像データの取扱いが容易になると共
に周辺回路構成を複雑にすることなく処理装置からのデ
ータ加工用に供することができる。
【図１】本発明ビデオＲＡＭの１実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】従来のビデオＲＡＭの１例の構成を示すブロッ
ク図である。
ク図である。
１ 行及び列アドレスバッファ ２ 列アドレス用デコーダ ３ 行アドレス用デコーダ ４ メモリアレイ ５ データバッファ ６ アドレスポインタ ６Ａ 第２のアドレスポインタ ７ シリアルデータレジスタ ７Ａ 第２のシリアルデータレジスタ ８ シリアルデータセレクタ ８Ａ 第２のシリアルデータセレクタ ９ シリアルデータ入出力バッファ ９Ａ 第２のシリアルデータ入出力バッファ １０ クロック発生回路 Ａo 〜Ａn アドレス入力部 Ｄ0 〜Ｄ3 ランダムアクセス用データ入出力部 Ｓio０〜Ｓio３ シリアルデータ入出力部 Ｓio10〜Ｓio13 第２のシリアルデータ入出力部
Claims (1)
- 【請求項１】 アドレス入力部（Ａ0 〜Ａn ）を有する
行及び列アドレスバッフア（１）と、行，列アドレスを
デコードする行，列アドレス用デコーダ３，２）と、画
像データを入力保持するメモリアレイ（４）と、ランダ
ムアクセス用データ入出力部（Ｄ0 〜Ｄ3 ）を有するデ
ータバッファ（５）と、行指定及びシリアルデータ出力
開始位置を指定するアドレスポインタ（６）と、アドレ
スポインタ（６）で指定した行データをメモリアレイ
（４）から転送後保持し，又は保持したデータをメモリ
アレイ（４）に転送するシリアルデータレジスタ（７）
と、シリアルデータレジスタ（７）内のデータをアドレ
スポインタ（６）により指定されたビットからシリアル
データ入出力バッファ（９）へ出力し，又はシリアルデ
ータ入出力バッファ（９）から入力されたデータをシリ
アルデータレジスタ（７）に転送するシリアルデータセ
レクタ（８）と、シリアルデータ入出力部（Ｓi0０〜Ｓ
i0３）を有するシリアルデータ入出力バッファ（９）と
よりなるビデオＲＡＭにおいて、第２のアドレスポイン
タ（６Ａ），第２のシリアルデータレジスタ（７Ａ），
第２のシリアルデータセレクタ（８Ａ）及び第２のシリ
アルデータ入出力バッファ（９Ａ）を併設したことを特
徴とするビデオＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061397A JPH07271967A (ja) | 1994-03-30 | 1994-03-30 | ビデオｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061397A JPH07271967A (ja) | 1994-03-30 | 1994-03-30 | ビデオｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271967A true JPH07271967A (ja) | 1995-10-20 |
Family
ID=13169986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061397A Pending JPH07271967A (ja) | 1994-03-30 | 1994-03-30 | ビデオｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07271967A (ja) |
-
1994
- 1994-03-30 JP JP6061397A patent/JPH07271967A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Effective date: 20040713 Free format text: JAPANESE INTERMEDIATE CODE: A761 |