JP3221007B2 - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JP3221007B2 JP3221007B2 JP20391391A JP20391391A JP3221007B2 JP 3221007 B2 JP3221007 B2 JP 3221007B2 JP 20391391 A JP20391391 A JP 20391391A JP 20391391 A JP20391391 A JP 20391391A JP 3221007 B2 JP3221007 B2 JP 3221007B2
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Description
【０００１】
【産業上の利用分野】本発明は、データバスの分離を不
要にすると共に、処理速度を高速にしたファクシミリ装
置に関するものである。
要にすると共に、処理速度を高速にしたファクシミリ装
置に関するものである。
【０００２】
【従来の技術】ファクシミリ装置にはバッファメモリが
具えられていて、画像読取部から読み込むイメージデー
タとか、画像記録部に出力するためのイメージデータと
かを、一時的に格納することが行われている。そして、
バッファメモリへのイメージデータの書き込み，読み出
しを制御するために、バッファメモリ制御回路が設けら
れている。
具えられていて、画像読取部から読み込むイメージデー
タとか、画像記録部に出力するためのイメージデータと
かを、一時的に格納することが行われている。そして、
バッファメモリへのイメージデータの書き込み，読み出
しを制御するために、バッファメモリ制御回路が設けら
れている。
【０００３】そのような制御回路の従来例としては、例
えば特開平１−241457号がある。この従来例では、ＣＰ
Ｕから発せられるランダムアドレスを出力するランダム
ポートと、アドレスカウンタから発せられるシーケンス
アドレスを出力するシーケンシャルポートとを設け、タ
イミングジェネレータからの信号によりいずれかのポー
トに切替え、そこからのアドレスでバッファメモリにア
クセスしている。また、バッファメモリにつながるデー
タバスには、データ衝突を回避するために、バス分離回
路が設けられている。
えば特開平１−241457号がある。この従来例では、ＣＰ
Ｕから発せられるランダムアドレスを出力するランダム
ポートと、アドレスカウンタから発せられるシーケンス
アドレスを出力するシーケンシャルポートとを設け、タ
イミングジェネレータからの信号によりいずれかのポー
トに切替え、そこからのアドレスでバッファメモリにア
クセスしている。また、バッファメモリにつながるデー
タバスには、データ衝突を回避するために、バス分離回
路が設けられている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
た従来技術における第１の問題点は、設けられているポ
ートは、リードおよびライトを行うポートである上、更
にランダムポートを用いているので、処理速度が遅いと
いう点である。第２の問題点は、データバスにバス分離
回路を必要としていたという点である。本発明は、以上
のような問題点を解決することを課題とするものであ
る。
た従来技術における第１の問題点は、設けられているポ
ートは、リードおよびライトを行うポートである上、更
にランダムポートを用いているので、処理速度が遅いと
いう点である。第２の問題点は、データバスにバス分離
回路を必要としていたという点である。本発明は、以上
のような問題点を解決することを課題とするものであ
る。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、本発明のファクシミリ装置では、画情報を一時的に
格納するバッファメモリと画情報入力制御部と画情報出
力制御部と圧縮伸長部とをデータバスに接続すると共
に、画情報入力制御部に対応するライト専用画情報入力
シーケンシャルポートと、画情報出力制御部に対応する
リード専用画情報出力シーケンシャルポートと、圧縮伸
長部に対応するリード／ライト用圧縮伸長シーケンシャ
ルポートと、前記各ポートのアクセス要求を調整する調
整部とを設けることとした。
め、本発明のファクシミリ装置では、画情報を一時的に
格納するバッファメモリと画情報入力制御部と画情報出
力制御部と圧縮伸長部とをデータバスに接続すると共
に、画情報入力制御部に対応するライト専用画情報入力
シーケンシャルポートと、画情報出力制御部に対応する
リード専用画情報出力シーケンシャルポートと、圧縮伸
長部に対応するリード／ライト用圧縮伸長シーケンシャ
ルポートと、前記各ポートのアクセス要求を調整する調
整部とを設けることとした。
【０００６】
【作 用】バッファメモリ制御回路内に、画像読取部
に対してはライト専用のシーケンシャルポート、画像記
録部に対してはリード専用のシーケンシャルポート、圧
縮伸長部に対してはリード／ライト用のシーケンシャル
ポートを設ける。これらはランダムポートではなく全て
シーケンシャルポートである上、ファクシミリ装置の送
信，受信，コピーのいずれの動作時にあっても、使用す
る２つのポートの内、少なくとも１つはリード専用また
はライト専用のポートであるので、全部にリード／ライ
トのポートを使った場合に比べて、処理速度を高速にす
ることが出来る。
に対してはライト専用のシーケンシャルポート、画像記
録部に対してはリード専用のシーケンシャルポート、圧
縮伸長部に対してはリード／ライト用のシーケンシャル
ポートを設ける。これらはランダムポートではなく全て
シーケンシャルポートである上、ファクシミリ装置の送
信，受信，コピーのいずれの動作時にあっても、使用す
る２つのポートの内、少なくとも１つはリード専用また
はライト専用のポートであるので、全部にリード／ライ
トのポートを使った場合に比べて、処理速度を高速にす
ることが出来る。
【０００７】バッファメモリと圧縮伸長部，画情報入力
制御回路，画情報出力制御回路とをデータバスで接続す
ると、これらの中の３か所以上で同時にデータのやり取
りをすることはないので、バス分離回路は不用となる。
制御回路，画情報出力制御回路とをデータバスで接続す
ると、これらの中の３か所以上で同時にデータのやり取
りをすることはないので、バス分離回路は不用となる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の実施例にかかわるファク
シミリ装置のブロック構成要部である。図１において、
１はＣＰＵ、２はバス、３はバッファメモリ制御回路、
４はライト専用画像読取部（ＩＩＴ）シーケンシャルポ
ート、５はリード専用画像記録部（ＩＯＴ）シーケンシ
ャルポート、６はリード／ライト用圧縮伸長部シーケン
シャルポート、７はアービタ、８はアドレスマルチプレ
クサ、９はタイミングジェネレータ、１０は画情報入力
制御回路、１１は画情報出力制御回路、１２はバッファ
メモリ、１３は圧縮伸長部、１４はデータバス、１５は
画像読取部、１６は画像記録部である。
に説明する。図１は、本発明の実施例にかかわるファク
シミリ装置のブロック構成要部である。図１において、
１はＣＰＵ、２はバス、３はバッファメモリ制御回路、
４はライト専用画像読取部（ＩＩＴ）シーケンシャルポ
ート、５はリード専用画像記録部（ＩＯＴ）シーケンシ
ャルポート、６はリード／ライト用圧縮伸長部シーケン
シャルポート、７はアービタ、８はアドレスマルチプレ
クサ、９はタイミングジェネレータ、１０は画情報入力
制御回路、１１は画情報出力制御回路、１２はバッファ
メモリ、１３は圧縮伸長部、１４はデータバス、１５は
画像読取部、１６は画像記録部である。
【０００９】本発明では、ファクシミリ装置において送
信，受信，コピーを行う場合に行われる動作を分析し
て、所要の動作をするために必要なポートを、出来るだ
けシーケンシャルポートで間に合わせるようにしてい
る。送信する場合に行われる動作は、画像読取部１５か
らのイメージデータを、バッファメモリ１２に書き込む
（ライト）動作と、バッファメモリ１２に書き込まれた
イメージデータを、圧縮伸長部１３が読み出す読み出し
（リード）動作とである。受信する場合に行われる動作
は、圧縮伸長部１３がバッファメモリ１２にイメージデ
ータを書き込む動作と、バッファメモリ１２のイメージ
データを画像記録部１６に読み出す動作とである。コピ
ーする場合に行われる動作は、画像読取部１５からのイ
メージデータを、バッファメモリ１２に書き込む動作
と、バッファメモリ１２のイメージデータを、画像記録
部１６に読み出す動作とである。
信，受信，コピーを行う場合に行われる動作を分析し
て、所要の動作をするために必要なポートを、出来るだ
けシーケンシャルポートで間に合わせるようにしてい
る。送信する場合に行われる動作は、画像読取部１５か
らのイメージデータを、バッファメモリ１２に書き込む
（ライト）動作と、バッファメモリ１２に書き込まれた
イメージデータを、圧縮伸長部１３が読み出す読み出し
（リード）動作とである。受信する場合に行われる動作
は、圧縮伸長部１３がバッファメモリ１２にイメージデ
ータを書き込む動作と、バッファメモリ１２のイメージ
データを画像記録部１６に読み出す動作とである。コピ
ーする場合に行われる動作は、画像読取部１５からのイ
メージデータを、バッファメモリ１２に書き込む動作
と、バッファメモリ１２のイメージデータを、画像記録
部１６に読み出す動作とである。
【００１０】これらを整理すると、画像読取部１５がバ
ッファメモリ１２に関連して行う動作は、書き込み（ラ
イト）動作だけであり、画像記録部１６がバッファメモ
リ１２に関連して行う動作は、読み出し（リード）動作
だけである。そこで、これらに対応させて、バッファメ
モリ制御回路３内に、ライト専用画像読取部シーケンシ
ャルポート４，リード専用画像記録部シーケンシャルポ
ート５を設ける。また、圧縮伸長部１３がバッファメモ
リ１２に関連して行う動作は、リードおよびライトであ
るから、これに対してはリード／ライト用圧縮伸長部シ
ーケンシャルポート６を設ける。
ッファメモリ１２に関連して行う動作は、書き込み（ラ
イト）動作だけであり、画像記録部１６がバッファメモ
リ１２に関連して行う動作は、読み出し（リード）動作
だけである。そこで、これらに対応させて、バッファメ
モリ制御回路３内に、ライト専用画像読取部シーケンシ
ャルポート４，リード専用画像記録部シーケンシャルポ
ート５を設ける。また、圧縮伸長部１３がバッファメモ
リ１２に関連して行う動作は、リードおよびライトであ
るから、これに対してはリード／ライト用圧縮伸長部シ
ーケンシャルポート６を設ける。
【００１１】このように、本発明のファクシミリ装置で
は、バッファメモリ制御回路３内に３つのポートが設け
られ、いずれもアドレスの順をおって処理して行く動作
なので、シーケンシャルポートを使うことが出来、ラン
ダムポートを用いた場合に比べて、動作速度が速い。
は、バッファメモリ制御回路３内に３つのポートが設け
られ、いずれもアドレスの順をおって処理して行く動作
なので、シーケンシャルポートを使うことが出来、ラン
ダムポートを用いた場合に比べて、動作速度が速い。
【００１２】バッファメモリ１２へのアクセスは、複数
個（３つ）のポートからなされるので、それに伴いバッ
ファメモリ制御回路３内には、各ポートからの要求を調
整するため、アービタ７，アドレスマルチプレクサ８が
設けられる。タイミングジェネレータ９からは、バッフ
ァメモリ１２へ、アドレス，ＣＡＳ（コラム・アドレス
・ストローブ），ＲＡＳ（ロー・アドレス・ストロー
ブ）が送出される。
個（３つ）のポートからなされるので、それに伴いバッ
ファメモリ制御回路３内には、各ポートからの要求を調
整するため、アービタ７，アドレスマルチプレクサ８が
設けられる。タイミングジェネレータ９からは、バッフ
ァメモリ１２へ、アドレス，ＣＡＳ（コラム・アドレス
・ストローブ），ＲＡＳ（ロー・アドレス・ストロー
ブ）が送出される。
【００１３】画像読取部１５からバッファメモリ１２に
イメージデータを書き込む場合には、まず画情報入力制
御回路１０が、ライト専用画像読取部シーケンシャルポ
ート４にバッファメモリ１２へのアクセス要求（ＲＥ
Ｑ）を出す。それに対する応答として、アービタ７を経
てアクノリッジ信号（ＡＣＫ）を受けた後、タイミング
ジェネレータ９で指定されたアドレスに、イメージデー
タを書き込む。
イメージデータを書き込む場合には、まず画情報入力制
御回路１０が、ライト専用画像読取部シーケンシャルポ
ート４にバッファメモリ１２へのアクセス要求（ＲＥ
Ｑ）を出す。それに対する応答として、アービタ７を経
てアクノリッジ信号（ＡＣＫ）を受けた後、タイミング
ジェネレータ９で指定されたアドレスに、イメージデー
タを書き込む。
【００１４】バッファメモリ１２から画像記録部１６へ
イメージデータを読み出す場合には、まず画情報出力制
御回路１１が、リード専用画像記録部シーケンシャルポ
ート５にバッファメモリ１２へのアクセス要求（ＲＥ
Ｑ）を出す。次に、それに対する応答として、アービタ
７を経てアクノリッジ信号（ＡＣＫ）を受けた後、タイ
ミングジェネレータ９で指定されたアドレスから、イメ
ージデータを読み出す。
イメージデータを読み出す場合には、まず画情報出力制
御回路１１が、リード専用画像記録部シーケンシャルポ
ート５にバッファメモリ１２へのアクセス要求（ＲＥ
Ｑ）を出す。次に、それに対する応答として、アービタ
７を経てアクノリッジ信号（ＡＣＫ）を受けた後、タイ
ミングジェネレータ９で指定されたアドレスから、イメ
ージデータを読み出す。
【００１５】圧縮伸長部１３によるバッファメモリ１２
へのイメージデータの書き込み，バッファメモリ１２か
らの読み出しも、上記と同様の要領で行われる。
へのイメージデータの書き込み，バッファメモリ１２か
らの読み出しも、上記と同様の要領で行われる。
【００１６】また、本発明では、画情報入力制御回路１
０と画情報出力制御回路１１とバッファメモリ１２と圧
縮伸長部１３とを結ぶデータバス１４を設ける。このよ
うに結んだデータバス１４では、送信時には、最初に画
情報入力制御回路１０とバッファメモリ１２との間が使
われ、ついでバッファメモリ１２と圧縮伸長部１３との
間が使われる。受信時には、最初に圧縮伸長部１３とバ
ッファメモリ１２との間がが使われ、ついでバッファメ
モリ１２と画情報出力制御回路１１間がが使われる。コ
ピー時には、最初に画情報入力制御回路１０とバッファ
メモリ１２との間、ついでバッファメモリ１２と画情報
出力制御回路１１との間である。つまり、バッファメモ
リ１２は、同時に３か所以上には接続されないので、バ
スにおけるデータ衝突をする心配がなく、バス分離回路
を設ける必要がない。
０と画情報出力制御回路１１とバッファメモリ１２と圧
縮伸長部１３とを結ぶデータバス１４を設ける。このよ
うに結んだデータバス１４では、送信時には、最初に画
情報入力制御回路１０とバッファメモリ１２との間が使
われ、ついでバッファメモリ１２と圧縮伸長部１３との
間が使われる。受信時には、最初に圧縮伸長部１３とバ
ッファメモリ１２との間がが使われ、ついでバッファメ
モリ１２と画情報出力制御回路１１間がが使われる。コ
ピー時には、最初に画情報入力制御回路１０とバッファ
メモリ１２との間、ついでバッファメモリ１２と画情報
出力制御回路１１との間である。つまり、バッファメモ
リ１２は、同時に３か所以上には接続されないので、バ
スにおけるデータ衝突をする心配がなく、バス分離回路
を設ける必要がない。
【００１７】
【発明の効果】以上述べた如く、本発明のファクシミリ
装置によれば、画情報入力制御部に対してはライト専用
のシーケンシャルポート，画情報出力制御部に対しては
リード専用のシーケンシャルポートを設けるので、リー
ド／ライトできるポートを用いた場合に比し、処理を高
速にすることが出来る。また、バッファメモリと画情報
入力制御部，画情報出力制御部，圧縮伸長部とを直接デ
ータバスで結び、各ポートのアクセス要求を調整する調
整部を設けたので、データバスにデータの衝突を防止す
るためのバス分離回路を設ける必要がなくなる。
装置によれば、画情報入力制御部に対してはライト専用
のシーケンシャルポート，画情報出力制御部に対しては
リード専用のシーケンシャルポートを設けるので、リー
ド／ライトできるポートを用いた場合に比し、処理を高
速にすることが出来る。また、バッファメモリと画情報
入力制御部，画情報出力制御部，圧縮伸長部とを直接デ
ータバスで結び、各ポートのアクセス要求を調整する調
整部を設けたので、データバスにデータの衝突を防止す
るためのバス分離回路を設ける必要がなくなる。
【図１】 本発明の実施例にかかわるファクシミリ装置
のブロック構成要部
のブロック構成要部
１…ＣＰＵ、２…バス、３…バッファメモリ制御回路、
４…ライト専用画像読取部（ＩＩＴ）シーケンシャルポ
ート、５…リード専用画像記録部（ＩＯＴ）シーケンシ
ャルポート、６…リード／ライト用圧縮伸長部シーケン
シャルポート、７…アービタ、８…アドレスマルチプレ
クサ、９…タイミングジェネレータ、１０…画情報入力
制御回路、１１…画情報出力制御回路、１２…バッファ
メモリ、１３…圧縮伸長部、１４…データバス、１５…
画像読取部、１６…画像記録部
４…ライト専用画像読取部（ＩＩＴ）シーケンシャルポ
ート、５…リード専用画像記録部（ＩＯＴ）シーケンシ
ャルポート、６…リード／ライト用圧縮伸長部シーケン
シャルポート、７…アービタ、８…アドレスマルチプレ
クサ、９…タイミングジェネレータ、１０…画情報入力
制御回路、１１…画情報出力制御回路、１２…バッファ
メモリ、１３…圧縮伸長部、１４…データバス、１５…
画像読取部、１６…画像記録部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−38055（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/21
Claims (1)
- 【請求項１】画情報を一時的に格納するバッファメモリ
と画情報入力制御部と画情報出力制御部と圧縮伸長部と
をデータバスに接続すると共に、画情報入力制御部に対
応するライト専用画情報入力シーケンシャルポートと、
画情報出力制御部に対応するリード専用画情報出力シー
ケンシャルポートと、圧縮伸長部に対応するリード／ラ
イト用圧縮伸長シーケンシャルポートと、前記各ポート
のアクセス要求を調整する調整部とを設けたことを特徴
とするファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20391391A JP3221007B2 (ja) | 1991-07-18 | 1991-07-18 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20391391A JP3221007B2 (ja) | 1991-07-18 | 1991-07-18 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0530307A JPH0530307A (ja) | 1993-02-05 |
| JP3221007B2 true JP3221007B2 (ja) | 2001-10-22 |
Family
ID=16481771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20391391A Expired - Fee Related JP3221007B2 (ja) | 1991-07-18 | 1991-07-18 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221007B2 (ja) |
-
1991
- 1991-07-18 JP JP20391391A patent/JP3221007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530307A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |