JPH0433029A - メモリ装置とその駆動方法 - Google Patents
メモリ装置とその駆動方法Info
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- JPH0433029A JPH0433029A JP2134997A JP13499790A JPH0433029A JP H0433029 A JPH0433029 A JP H0433029A JP 2134997 A JP2134997 A JP 2134997A JP 13499790 A JP13499790 A JP 13499790A JP H0433029 A JPH0433029 A JP H0433029A
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- Japan
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- memory
- main memory
- data
- buffer
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Links
- 238000000034 method Methods 0.000 title claims description 7
- 230000015654 memory Effects 0.000 claims abstract description 122
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- RZVHIXYEVGDQDX-UHFFFAOYSA-N 9,10-anthraquinone Chemical compound C1=CC=C2C(=O)C3=CC=CC=C3C(=O)C2=C1 RZVHIXYEVGDQDX-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、記録媒体として利用されるメモリ装置とその
駆動方法に関するものである。
駆動方法に関するものである。
従来の技術
近年、メモリ装置には各種半導体メモリが使用され様々
な分野で利用されている。
な分野で利用されている。
以下に従来のメモリ装置の構成と駆動方法について説明
する。
する。
第３図は従来のメモリ装置の構成を示すブロック図であ
る。第３図において、１はコネクタ、４は主メモリ、６
はデータバス、７はアドレスバス、８はフントロールバ
ス、９はバッファ回路、１０は制御回路である。
る。第３図において、１はコネクタ、４は主メモリ、６
はデータバス、７はアドレスバス、８はフントロールバ
ス、９はバッファ回路、１０は制御回路である。
以上のように構成された従来のメモリ装置について以下
その動作を説明する。
その動作を説明する。
−ｆｉに、メモリ装置の主メモリ４は複数のメモ！ＪＩ
Ｃ４ａ〜４ｄで構成されており、書き込みおよび読み出
しされるメモリＩＣの領域はアドレスバス７に入力され
たアドレス信号により選択され、コントロールバス８に
入力されたコントロール信号と制御回路１０により発生
したタイミング信号で各メモリＩＣ４ａ〜４ｄの該当領
域にデータを順次書き込み、または該当領域のデータの
読み出しを行うようなされている。
Ｃ４ａ〜４ｄで構成されており、書き込みおよび読み出
しされるメモリＩＣの領域はアドレスバス７に入力され
たアドレス信号により選択され、コントロールバス８に
入力されたコントロール信号と制御回路１０により発生
したタイミング信号で各メモリＩＣ４ａ〜４ｄの該当領
域にデータを順次書き込み、または該当領域のデータの
読み出しを行うようなされている。
発明が解決しようとする課題
ところが、このようなメモリ装置の書き込み動作時に、
主メモリ４に使用するメモリＩＣの書き込み速度がシス
テム側からメモリ装置へのデータの転送速度に比べて遅
い場合は、第４図に示す書き込みタイミング図のように
Ｔ８で１バイトめのデータ転送を開始すると、システ
ム側からのデータ転送はＴ、で終了するが主メモリ４の
書き込み時間がＴ、からＴｏまで必要であることから後
続のデータの待ち時間Ｔ、が発生し、システム側の転送
性能を充分生かすことが困難であるという問題があった
。例えば、電子スチルカメラ用メモリ装置として主メモ
リを構成するメモリＩＣにＥＥＦＲＯＭを使用したメモ
リカードに連続撮影を行うときに、電子スチルカメラの
データ転送速度に比へＥＥＰＲＯＭの書き込み速度が遅
いために、所望の連続撮影性能が得られないという問題
があった。
主メモリ４に使用するメモリＩＣの書き込み速度がシス
テム側からメモリ装置へのデータの転送速度に比べて遅
い場合は、第４図に示す書き込みタイミング図のように
Ｔ８で１バイトめのデータ転送を開始すると、システ
ム側からのデータ転送はＴ、で終了するが主メモリ４の
書き込み時間がＴ、からＴｏまで必要であることから後
続のデータの待ち時間Ｔ、が発生し、システム側の転送
性能を充分生かすことが困難であるという問題があった
。例えば、電子スチルカメラ用メモリ装置として主メモ
リを構成するメモリＩＣにＥＥＦＲＯＭを使用したメモ
リカードに連続撮影を行うときに、電子スチルカメラの
データ転送速度に比へＥＥＰＲＯＭの書き込み速度が遅
いために、所望の連続撮影性能が得られないという問題
があった。
本発明はこのような従来の課題を解消するものであり、
書き込み速度の遅いメモリＩＣを使用したメモリ装置で
もシステム側のデータ転送性能を損なうことなく連続デ
ータを記録することができるメモリ装置とその駆動方法
を提供することを目的とするものである。
書き込み速度の遅いメモリＩＣを使用したメモリ装置で
もシステム側のデータ転送性能を損なうことなく連続デ
ータを記録することができるメモリ装置とその駆動方法
を提供することを目的とするものである。
課題を解決するための手段
本発明のメモリ装置は、複数のブロックに分割された書
き込み速度が低速で、かつ、大容量の主メモリと、前記
主メモリの各ブロックに対応して設けたバッファメモリ
とを備え、前記バッファメモリは、書き込み速度が前記
主メモリより高速で、かつ、前記主メモリのブロック容
量以下の容量をもつ。また本発明は、前記複数のバッフ
ァメモリから１つを連続的に切り替えて選択し、選択さ
れた前記バッファメモリに対し、このバッファメモリ容
量以下のデータ量のデータを転送する選択転送制御回路
と、前記主メモリと前記複数のバッファメモリとのデー
タの書き込みを制御する書込制御回路とを備え、高速で
転送されてくるデータを前記バッファメモリに記録した
後、前記主メモリの各ブロックに転送する駆動方法を有
している。
き込み速度が低速で、かつ、大容量の主メモリと、前記
主メモリの各ブロックに対応して設けたバッファメモリ
とを備え、前記バッファメモリは、書き込み速度が前記
主メモリより高速で、かつ、前記主メモリのブロック容
量以下の容量をもつ。また本発明は、前記複数のバッフ
ァメモリから１つを連続的に切り替えて選択し、選択さ
れた前記バッファメモリに対し、このバッファメモリ容
量以下のデータ量のデータを転送する選択転送制御回路
と、前記主メモリと前記複数のバッファメモリとのデー
タの書き込みを制御する書込制御回路とを備え、高速で
転送されてくるデータを前記バッファメモリに記録した
後、前記主メモリの各ブロックに転送する駆動方法を有
している。
作用
本発明は、主メモリを構成する書き込み速度が低速な各
メモリＩＣの前段に置かれた書き込み速度が主メモリＩ
Ｃよりも高速なバッファメモリに順次データを一時的に
格納し、その後金バッファメモリに格納されたデータを
主メモリの書き込み速度にあわせて主メモリに転送書き
込みすることによりデータバスが主メモリＩＣの１つに
占有されることを無くシ、書き込み速度の遅いメモリＩ
Ｃを使用してもシステム側のデータ転送性能を損なうこ
となく連続データを記録することができる。
メモリＩＣの前段に置かれた書き込み速度が主メモリＩ
Ｃよりも高速なバッファメモリに順次データを一時的に
格納し、その後金バッファメモリに格納されたデータを
主メモリの書き込み速度にあわせて主メモリに転送書き
込みすることによりデータバスが主メモリＩＣの１つに
占有されることを無くシ、書き込み速度の遅いメモリＩ
Ｃを使用してもシステム側のデータ転送性能を損なうこ
となく連続データを記録することができる。
実施例
以下、本発明の一実施例の電子スチルカメラ用メモリカ
ードを図面を参照して説明する。
ードを図面を参照して説明する。
第１図は本発明の実施例における電子スチルカメラ用メ
モリカードの構成を示すものである。第１図において、
１はコネクタ、２は選択転送制御回路、３はバッファメ
モリ、４は主メモリ、５は書込制御回路、６はデータバ
ス、７はアドレスバス、８はコントロールバスで、主メ
モリ４の各メモリブロックは同一のメモリＩＣ１個で構
成され、それぞれＥＥＦＲＯＭである。
モリカードの構成を示すものである。第１図において、
１はコネクタ、２は選択転送制御回路、３はバッファメ
モリ、４は主メモリ、５は書込制御回路、６はデータバ
ス、７はアドレスバス、８はコントロールバスで、主メ
モリ４の各メモリブロックは同一のメモリＩＣ１個で構
成され、それぞれＥＥＦＲＯＭである。
以上のように構成されたメモリカードについて、以下そ
の動作を第２図の書き込みタイミング図を参照して説明
する。
の動作を第２図の書き込みタイミング図を参照して説明
する。
まず、システムからのデータ転送が時間Ｔ＠から開始さ
れると同時に１バイトめのデータをバッファメモリ３Ａ
に転送、格納を開始して、システムからの１バイトめの
データ転送が終了する時間Ｔ、で格納を完了する。格納
完了と同時にバッファメモリ３Ａのデータを主メモリ４
のメモリブロック４Ａに書き込みを開始し、Ｔ３で書き
込みを完了する。
れると同時に１バイトめのデータをバッファメモリ３Ａ
に転送、格納を開始して、システムからの１バイトめの
データ転送が終了する時間Ｔ、で格納を完了する。格納
完了と同時にバッファメモリ３Ａのデータを主メモリ４
のメモリブロック４Ａに書き込みを開始し、Ｔ３で書き
込みを完了する。
２バイトめのデータは、１バイトめのデータの転送完了
に続いてシステムから転送されてくるので、時間Ｔ１か
らバッファメモリ３Ｂに転送、格納を開始し時間Ｔ２で
格納を完了する。格納完了と同時にバッファメモリ３Ｂ
のデータを主メモリ４のメモリブロック４Ｂに書き込み
を開始し、時間Ｔ４で書き込みを完了する。
に続いてシステムから転送されてくるので、時間Ｔ１か
らバッファメモリ３Ｂに転送、格納を開始し時間Ｔ２で
格納を完了する。格納完了と同時にバッファメモリ３Ｂ
のデータを主メモリ４のメモリブロック４Ｂに書き込み
を開始し、時間Ｔ４で書き込みを完了する。
３バイトめのデータは、２バイトめのデータの転送完了
に続いてシステムから転送されてくるので、時間Ｔ２か
らバッファメモＩＪ ３ Ｃに転送、格納を開始し時間
Ｔ３で格納を完了する。格納完了と同時にバッファメモ
リ３Ｃのデータを主メモリ４のメモリブロック４Ｃに書
き込みを開始し、時間Ｔ６で書き込みを完了する。
に続いてシステムから転送されてくるので、時間Ｔ２か
らバッファメモＩＪ ３ Ｃに転送、格納を開始し時間
Ｔ３で格納を完了する。格納完了と同時にバッファメモ
リ３Ｃのデータを主メモリ４のメモリブロック４Ｃに書
き込みを開始し、時間Ｔ６で書き込みを完了する。
４バイトめのデータは、３バイトめのデータの転送完了
に続いてシステムから転送されてくるので、時間Ｔ３か
らバッファメモリ３Ｄに転送、格納を開始し時間Ｔ４で
格納を完了する。格納完了と同時にバッファメモリ３Ｄ
のデータを主メモリ４のメモリブロック４Ｄに書き込み
を開始し、時間Ｔ６で書き込みを完了する。
に続いてシステムから転送されてくるので、時間Ｔ３か
らバッファメモリ３Ｄに転送、格納を開始し時間Ｔ４で
格納を完了する。格納完了と同時にバッファメモリ３Ｄ
のデータを主メモリ４のメモリブロック４Ｄに書き込み
を開始し、時間Ｔ６で書き込みを完了する。
また、連続的に送られてくるデータのデータ量が各バッ
ファメモリの総容量よりも多い書き込み動作時は、前記
動作中に１バイトめから順にデータの書き込みが終わっ
ていくので、５バイトめは再びバッファメモリ３Ａに転
送、格納した後メモリブロック４Ａに書き込む。同様に
して、６バイトめはバッファメモリ３Ｂからメモリブロ
ック４Ｂへ、７バイトめはバッファメモリ３Ｃがらメモ
リブロック４Ｃへ書き込むというように、前記動作を繰
り返すことにより連続データを記録する。
ファメモリの総容量よりも多い書き込み動作時は、前記
動作中に１バイトめから順にデータの書き込みが終わっ
ていくので、５バイトめは再びバッファメモリ３Ａに転
送、格納した後メモリブロック４Ａに書き込む。同様に
して、６バイトめはバッファメモリ３Ｂからメモリブロ
ック４Ｂへ、７バイトめはバッファメモリ３Ｃがらメモ
リブロック４Ｃへ書き込むというように、前記動作を繰
り返すことにより連続データを記録する。
なお、上記の説明は主メモリ４のブロック数が４ブロツ
クのときのものであるが、主メモリ４のブロック数が４
ブロツク以外のときにも拡張できることは明かである。
クのときのものであるが、主メモリ４のブロック数が４
ブロツク以外のときにも拡張できることは明かである。
発明の効果
以上のように本発明は、複数のブロックに分割された書
き込み速度が低速で、かつ、大容量の主メモリと、前記
主メモリの各ブロック毎にバッファメモリを備え、この
バッファメモリは書き込み速度が前記主メモリより高速
で、がっ、前記主メモリのブロック容量以下の容量をも
ち、前記複数のバッファメモリから１つを連続的に切り
替えて選択し、選択された前記バッファメモリに対し、
このバッファメモリ容量以下のデータ量のデータを転送
する選択転送制御回路と、前記主メモリと前記複数のバ
ッファメモリとのデータの書き込みを制御する書込制御
回路とを有することによりデータの転送待ち時間をなく
シ、システム側のデータ転送性能を損なうことなく連続
データの書き込みを行うことができる。
き込み速度が低速で、かつ、大容量の主メモリと、前記
主メモリの各ブロック毎にバッファメモリを備え、この
バッファメモリは書き込み速度が前記主メモリより高速
で、がっ、前記主メモリのブロック容量以下の容量をも
ち、前記複数のバッファメモリから１つを連続的に切り
替えて選択し、選択された前記バッファメモリに対し、
このバッファメモリ容量以下のデータ量のデータを転送
する選択転送制御回路と、前記主メモリと前記複数のバ
ッファメモリとのデータの書き込みを制御する書込制御
回路とを有することによりデータの転送待ち時間をなく
シ、システム側のデータ転送性能を損なうことなく連続
データの書き込みを行うことができる。
第１図は本発明の一実施例の電子スチルカメラ用メモリ
カードの構成を示すブロック図、第２図は同実施例の電
子スチルカメラ用メモリカードへのデータ転送タイミン
グと書き込みタイミング図、第３図は従来のメモリ装置
の構成を示すブロック図、第４図は従来のメモリ装置へ
のデータ転送タイミングと書き込みタイミング図である
。 １・・・コネクタ、 ２・・・選択転送制御回路、３
Ａ〜３Ｄ・・・バッファメモリ、 ４・・・主メモリ
、４Ａ〜４Ｄ・・・メモリブロック、 ５・・・書込
制御回６・・・データバス、 ７・・・アドレスバス、 ８・・・コントロールバス。
カードの構成を示すブロック図、第２図は同実施例の電
子スチルカメラ用メモリカードへのデータ転送タイミン
グと書き込みタイミング図、第３図は従来のメモリ装置
の構成を示すブロック図、第４図は従来のメモリ装置へ
のデータ転送タイミングと書き込みタイミング図である
。 １・・・コネクタ、 ２・・・選択転送制御回路、３
Ａ〜３Ｄ・・・バッファメモリ、 ４・・・主メモリ
、４Ａ〜４Ｄ・・・メモリブロック、 ５・・・書込
制御回６・・・データバス、 ７・・・アドレスバス、 ８・・・コントロールバス。
Claims (5)
- （１）複数のブロックに分割された書き込み速度が低速
で、かつ、大容量の主メモリと、 前記主メモリの各ブロックに対応して設けたバッファメ
モリとを備え、 前記バッファメモリは、書き込み速度が前記主メモリよ
り高速で、かつ、前記主メモリのブロック容量以下の容
量をもつメモリ装置。 - （２）複数のバッファメモリから１つを連続的に切り替
えて選択し、選択された前記バッファメモリに対し、こ
のバッファメモリ容量以下のデータ量のデータを転送す
る選択転送制御回路と、主メモリと前記複数のバッファ
メモリとのデータの書き込みを制御する書込制御回路と
を有する請求項１記載のメモリ装置。 - （３）主メモリとしてＥＥＰＲＯＭを使用する請求項１
記載のメモリ装置。 - （４）複数のブロックに分割された書き込み速度が低速
で、かつ、大容量の主メモリと、 前記主メモリの各ブロックに対応した前記主メモリより
も書き込み速度が高速で、かつ、容量が小さいバッファ
メモリとを備え、 前記複数のバッファメモリから１つを順次選択するとと
もに、連続的に送られてくる書き込みデータを前記バッ
ファメモリの容量以下の容量のデータ単位に分割して、
前記選択されたバッファメモリに順次転送し、前記各バ
ッファメモリに格納されたデータを前記主メモリの書き
込み速度に応じて前記各バッファメモリが接続されてい
る前記主メモリの該当ブロックに再度転送して前記主メ
モリへの書き込みを行うメモリ装置の駆動方法。 - （５）連続的に送られてくるデータのデータ量が複数の
バッファメモリの総容量よりも多い書き込み動作時は、
前記複数のバッファメモリの容量をこえた後続データを
主メモリへのデータ転送が終了した前記バッファメモリ
に順次転送し、連続データの記録を行う請求項４記載の
メモリ装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134997A JPH0433029A (ja) | 1990-05-24 | 1990-05-24 | メモリ装置とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134997A JPH0433029A (ja) | 1990-05-24 | 1990-05-24 | メモリ装置とその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433029A true JPH0433029A (ja) | 1992-02-04 |
Family
ID=15141528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134997A Pending JPH0433029A (ja) | 1990-05-24 | 1990-05-24 | メモリ装置とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433029A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2000148583A (ja) * | 1992-06-22 | 2000-05-30 | Hitachi Ltd | 半導体記憶装置 |
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| JP2002236612A (ja) * | 2002-01-21 | 2002-08-23 | Hitachi Ltd | 半導体記憶装置 |
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| US7924601B2 (en) | 2007-03-28 | 2011-04-12 | Fujitsu Limited | Resistive memory and data write-in method |
-
1990
- 1990-05-24 JP JP2134997A patent/JPH0433029A/ja active Pending
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| US6728826B2 (en) | 1992-06-22 | 2004-04-27 | Renesas Technology Corp. | Semiconductor storage device in which commands are sequentially fed to a plurality of flash memories to continuously write data |
| US8001319B2 (en) | 1992-06-22 | 2011-08-16 | Solid State Storage Solutions, Inc. | Semiconductor storage device |
| JP2000148583A (ja) * | 1992-06-22 | 2000-05-30 | Hitachi Ltd | 半導体記憶装置 |
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| US8072809B2 (en) | 1992-07-06 | 2011-12-06 | Solid State Storage Solutions, Inc. | Nonvolatile semiconductor memory |
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