JPH09244955A - キャッシュメモリ制御方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブロックの未使用期間に応じた待機順序の管
理と、パイプライン処理で使用中の各ブロックの処理段
階を簡易な構成で同時に把握することができなかった。 【解決手段】 行方向にレジスタがＮ行設けられ、列方
向に、レジスタがＬ列配置された作業領域と、レジスタ
がＭ−Ｌ−１列配置された待機領域とが設けられた蓄積
手段と、蓄積手段における各行において、作業領域の少
なくとも１つのレジスタにトークンが存在する場合、当
該行における待機領域のレジスタが保持していたトーク
ンを消去する消去手段ＯＣ（１）〜ＯＣ（Ｎ）と、蓄積
手段の待機領域の各列において、トークンが存在する当
該列より前方の少なくとも１列の全レジスタにトークン
が存在しない場合、当該列のトークンを前方のレジスタ
へ遷移させる遷移手段Ｓ（１，Ｌ＋２）〜Ｓ（Ｎ，
Ｍ）、Ｎ（Ｌ＋２）〜Ｎ（Ｍ）、ＯＲ（Ｌ＋２）〜ＯＲ
（Ｍ−１）とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
の複数のブロックの使用状況を管理するためのキャッシ
ュメモリ制御方法及びその装置に関する。

【０００２】

【従来の技術】近年、ＡＴＭ（asynchronous transfer
mode）等の通信システムにおいてキャッシュメモリが用
いられている。このキャッシュメモリの使用効率を向上
させるためには、二つの制御が必要となる。

【０００３】一つ目の制御は、キャッシュメモリに既に
格納されたものと同一のデータは、外部記憶装置から読
み込んで書き込むことをしない、というものである。二
つ目の制御は、外部記憶装置からキャッシュメモリに新
たなデータを読み込ませる場合は、キャッシュメモリを
構成している各ブロック毎の使用履歴を管理しておき、
最も長い期間使用されなかったブロックに読み込ませる
ＬＲＵ（least-recently used ）方式というものであ
る。

【０００４】従来は、このような二つの制御を実現する
ために、シフトレジスタを用いた方式、あるいはリンク
トリストを用いた方式等が採用されていた。これらの方
式は、いずれも待ち行列を用いたブロック制御を行って
いる。キャッシュメモリの記憶内容の索引と、ブロック
を指定するポインタとを、同時に待ち行列に保持してお
く。そして、待ち行列に記憶された索引と同じ索引の記
憶内容に使用の要請があった場合は、ポインタの指示す
るブロックの記憶内容を使用し、待ち行列の該当する索
引とポインタの情報を、待ち行列の最後尾に移動させ
る。待ち行列に記憶された全ての索引とは異なる索引の
記憶内容に使用要請があった場合は、外部記憶装置の記
憶内容を待ち行列の先頭に位置するポインタの指示する
ブロックに書き込み、該当する索引とポインタとを最後
尾に記録する。

【０００５】シフトレジスタを用いる方式では、待ち行
列をシフトレジスタを用いて構成する。待ち行列の内容
を入れ替える場合は、入れ替えるべき行列の内容が、行
列のどの位置にあるかを検索し、一時的にその内容を保
持しておく。そして、待ち行列をシフトして遷移させ、
待ち行列の最後尾に挿入する。

【０００６】リンクトリストを用いる方式は、待ち行列
をリンクトリスト形式で管理する。待ち行列の内容の順
序を入れ替える場合は、入れ替えるべき行列の内容が行
列のどこにあるのか検索し、行列内容のリンクを繋ぎ換
える。

【０００７】

【発明が解決しようとする課題】しかし、いずれの方式
であっても、従来のキャッシュメモリ制御方法及びその
装置には次のような問題があった。

【０００８】一般に、ＡＴＭ等の通信システムで用いら
れる集積回路は、複数の段階を経るパイプライン処理を
行う場合が多い。パイプライン処理では、各々の段階で
どのキャッシュブロックが用いられているかを、随時把
握しておかなければらならない。例えば、パイプライン
が３つの段階から成り、このうちの２つの段階で同じブ
ロックを用いる場合には、アクセスが同一ブロックの入
出力端子に集中して処理速度が低下しないように管理す
る必要が生じる。

【０００９】ところが、従来の方式では、シフトレジス
タを用いる方式とリンクトリストを用いる方式のいずれ
であっても、キャッシュの記憶内容の索引とブロックを
指定するポインタとを待ち行列で管理しており、パイプ
ライン処理の処理の順序でキャッシュのブロックが配列
されてはいない。このことを、図４を用いて説明する。

【００１０】図４（ａ）に示されたように、待ち行列１
０１に行列内容１、２、３、…が配列されており、各行
列内容１、２、３、…には、それぞれの番号に対応する
キャッシュのブロックの記憶内容の情報が入っているも
のとする。いま、パイプライン処理で次に用いる記憶内
容が、行列内容６が示すブロックの記憶内容と同一であ
る場合、この行列内容６が抜き出される。そして、図４
（ｂ）のように、待ち行列１０１の最後尾に配置され
る。行列内容６が以前に存在していた場所は詰められ
て、行列内容７に後続の行列内容５、４、…が引き続く
状態になる。この結果、行列内容５、６、７、８、…
は、行列内容４、５、７、８、…のような順番に配置さ
れる。

【００１１】この図４（ｂ）に示された、待ち行列に順
に示された行列内容の順番は、パイプライン処理の各段
階で用いられるキャッシュのブロックの記憶内容の順番
とは相違する。従って、パイプライン処理の各段階にお
ける、キャッシュの各ブロックの使用状況を把握するに
は、別途専用の制御装置が必要であり、システム構成の
複雑化及びコスト上昇を招いていた。

【００１２】本発明は上記事情に鑑みてなされたもの
で、簡素な構成で、キャッシュのブロックの使用履歴
と、パイプライン処理の各段階で使用しているブロック
の状況とを把握することが可能なキャッシュメモリ制御
及びその装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明のキャッシュメモ
リ制御方法は、キャッシュメモリの各ブロックの使用状
況を示すトークンを記録する方法であって、行方向に、
Ｎ個のブロックに対応してトークンを保持するレジスタ
がＮ行設けられ、列方向に、それぞれのブロックがパイ
プライン処理のＬ個の段階のいずれにおいて使用されて
いるかを示し、トークンを与えられて遷移させていくレ
ジスタがＬ列配置された作業領域と、それぞれの行に対
応するブロックの未使用期間の長さに対応した順番を示
し、トークンを与えられて遷移させていくレジスタがＰ
列配置された待機領域とが設けられており、パイプライ
ン処理で用いられるブロックに対応する行の作業領域の
レジスタにトークンを入れて、処理の段階が進むにつれ
て対応するレジスタにトークンを遷移させていくステッ
プと、前記作業領域のレジスタから遷移されてきたトー
クンを同一行の待機領域のレジスタに遷移させ、当該行
の待機領域のレジスタ間を遷移させていくステップと、
前記蓄積手段における各行において、前記作業領域の少
なくとも１つのレジスタにトークンが存在する場合、当
該行における前記待機領域のレジスタが保持していたト
ークンを消去するステップと、前記蓄積手段の待機領域
の各列において、トークンが存在する当該列より前方の
少なくとも１列の全レジスタにトークンが存在しない場
合、当該列のトークンを前方のレジスタへ遷移させるス
テップとを備える。

【００１４】あるいは、本発明の制御方法は、作業領域
と待機領域との間に緩衝領域が設けられている場合、前
記作業領域のレジスタを遷移されてきたトークンを同一
行の緩衝領域のレジスタに前記所定周期で遷移させるス
テップと、前記緩衝領域のレジスタを遷移されてきたト
ークンを同一行の待機領域のレジスタに前記所定周期で
遷移させ、この待機領域のレジスタに前記所定周期でト
ークンを遷移させていくステップとをさらに備えてい
る。

【００１５】あるいはまた、本発明の制御方法は、作業
領域では第１の周期でトークンを遷移させ、待機領域で
は第２の周期でトークンを遷移させる場合、パイプライ
ン処理で用いられるブロックに対応する行の作業領域の
レジスタにトークンを入れて、処理の段階が進むにつれ
て対応するレジスタに前記第１の周期でトークンを遷移
させていくステップと、前記作業領域のレジスタから遷
移されてきたトークンを同一行の緩衝領域のレジスタに
前記第１の周期で遷移させるステップと、前記緩衝領域
のレジスタに遷移されてきたトークンを同一行の待機領
域のレジスタ間を前記第２の周期で遷移させていくステ
ップとをさらに備えている。

【００１６】本発明のキャッシュメモリ制御装置は、行
方向に、Ｎ個のブロックに対応してトークンを保持する
レジスタがＮ行設けられ、列方向に、それぞれのブロッ
クがパイプライン処理のＬ個の段階のいずれにおいて使
用されているかを示し、トークンを与えられて遷移させ
ていくレジスタがＬ列配置された作業領域と、それぞれ
の行に対応するブロックの未使用期間の長さに対応した
順番を示し、トークンを与えられて遷移させていくレジ
スタがＰ列配置された待機領域とが設けられた蓄積手段
と、前記蓄積手段における各行において、前記作業領域
の少なくとも１つのレジスタにトークンが存在する場
合、当該行における前記待機領域のレジスタが保持して
いたトークンを消去する消去手段と、前記蓄積手段の待
機領域の各列において、トークンが存在する当該列より
前方の少なくとも１列の全レジスタにトークンが存在し
ない場合、当該列のトークンを前方のレジスタへ遷移さ
せる遷移手段とを備えることを特徴とする。

【００１７】あるいは、本発明のキャッシュメモリ制御
装置は、作業領域はトークンを第１の周期で遷移させて
いき、待機領域はトークンを前記第１の周期よりも短い
第２の周期で遷移させていき、作業領域と待機領域との
間に、作業領域から第１の周期でトークンを与えられて
第２の周期で待機領域にトークンを与える少なくとも１
列のレジスタが配置された緩衝領域が設けられている。

【００１８】ここで、前記蓄積手段における各行におい
て、当該行の全レジスタにトークンが存在しない場合、
当該行における待機領域のいずれかのレジスタにトーク
ンを保持させる手段をさらに備えていてもよい。

【００１９】また、前記トークンは、キャッシュメモリ
の各ブロックがパイプライン処理で使用されている場
合、当該ブロックが記憶している内容に関する情報を含
んでいてもよい。

【００２０】さらには、前記蓄積手段は、各行毎に、入
出力端子が相互に接続されたＭ段のレジスタを有し、前
記消去手段は、各行毎に、前記作業領域の全レジスタの
出力端子に入力側を接続され、前記待機領域の全レジス
タのリセット端子に出力側を接続され、前記作業領域の
少なくとも１つのレジスタにトークンが保持されている
ときは前記作業領域の全レジスタをリセットしてトーク
ンを消去させる第１の論理回路を有し、前記遷移手段
は、前記待機領域において、それぞれのレジスタの入力
側に設けられ、１段後列のレジスタの出力端子と当該レ
ジスタの出力端子とに２つの入力側がそれぞれ接続さ
れ、当該レジスタの入力端子に出力側が接続され、制御
端子に入力される値に応じて出力を切り替えるセレクタ
と、各列毎に、当該列の全レジスタの出力端子に入力側
を接続された第２の論理回路と、当該列の前記第２の論
理回路の出力側と、当該列より一列前方の列の前記第２
の論理回路の出力側とに２つの入力側がそれぞれ接続さ
れ、当該列に設けられた全てのセレクタの制御端子に出
力側が接続された第３の論理回路とを有し、当該列より
前方の列の少なくとも１列の全レジスタにトークンが保
持されていない場合、前記セレクタは１列後方の列のレ
ジスタの出力端子と当該列のレジスタの入力端子とを接
続し、当該列より前方の各列において少なくとも１つの
レジスタがトークンを保持している場合、前記セレクタ
は当該列のレジスタの出力端子と当該列のレジスタの入
力端子とを接続するものであってもよい。

【００２１】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。図１に、本実施の形態に
よるキャッシュメモリ制御装置の構成を示し、この装置
を制御する方法について述べる。

【００２２】本装置は、Ｎ（Ｎは、１以上の整数）個の
ブロックを有するキャッシュメモリの使用履歴の管理を
行う。Ｄ型フリップフロップのレジスタが、Ｎ×Ｍ個マ
トリクス状に配列されている。ここで、横方向の配列を
行（Ｎ行）、縦方向の配列を列（Ｍ列）と称する。行方
向に、Ｎ個のキャッシュブロックに対応してＮ行のレジ
スタが配置されている。列方向には、パイプライン処理
の段階の数Ｌ（Ｌは、１以上の整数）に対応する作業領
域としてのＬ列のレジスタと、緩衝領域としての少なく
とも１列のレジスタと、待機領域としてのＭ−（Ｌ＋
１）（Ｍは、Ｌ＋２以上の整数）列のレジスタとが配置
されている。例えば、レジスタＲ（１，１）、Ｒ（２，
１）、Ｒ（３，１）、…、Ｒ（Ｎ，１）から成る一列を
第１列といい、レジスタＲ（１，１）、Ｒ（１，２）、
Ｒ（１，３）、…、Ｒ（１，Ｍ）から成る一行を第１行
という。待機領域は、未使用ブロックの使用すべき順序
を管理するものであるが、ＬＲＵ法の効率を向上させる
ためには、キャッシュブロックの数Ｎと同数の列が設け
られていることが望ましい。しかし、待機領域の列はキ
ャッシュブロックと同数である必要は必ずしもなく、キ
ャッシュブロック数より少ないか、あるいはより多くと
も待機列を構成することは可能である。

【００２３】上述したように、パイプラインの段階はＬ
個存在する。第１列目から第Ｌ列目までを作業列、第Ｌ
＋１列目を緩衝列、第Ｌ＋２列目から第Ｍ列までを待機
列として分類する。作業列における各々の列は、パイプ
ラインの各々の段階に対応している。待機列は、この待
機列にトークンが保持されたブロックはパイプライン処
理で使用されていないことを示す。緩衝列は、後述する
ように、作業列に属するレジスタを駆動するクロックと
待機列に属するレジスタを駆動するクロックとが相違し
ている場合には必ず必要なもので、作業列の第Ｌ列目の
レジスタの出力のタイミングと、緩衝列の第Ｌ＋２列目
のレジスタの入力のタイミングとを調節するために設け
られている。即ち、作業列のレジスタから、作業列の駆
動クロックでトークンが緩衝列のレジスタに入力され、
このレジスタから待機列のレジスタにトークンが出力さ
れる。ここで、作業列のレジスタから作業列の遅い駆動
クロックでトークンが緩衝列のレジスタに入力され、こ
のトークンが待機列の速い駆動クロックで待機列のレジ
スタに出力された時点で、緩衝列のレジスタが保持して
いるトークンを消去しておく必要がある。このような消
去がなされず、緩衝列のレジスタのトークンが作業列の
駆動クロックの周期で保持されていると、待機列のレジ
スタに待機列の速い駆動クロックで連続して出力するこ
とになるからである。

【００２４】また、作業列と待機列とでクロックが相違
していない場合であっても、緩衝列は設けられている方
が望ましい。これは、作業列のレジスタから待機列のレ
ジスタへトークンが遷移する時に、作業列のレジスタに
トークンが存在することで待機列のレジスタに遷移した
トークンが消去されてしまう事態を確実に防止するため
である。

【００２５】このように、緩衝領域には、（１）作業領
域の駆動クロックと待機領域の駆動クロックの周期が相
違する場合に、この周期の差異を調整する役割と、
（２）作業領域から待機領域に遷移する時点で、作業領
域にあったトークンが待機領域に遷移した自分自身を消
去することを防止する役割とがある。

【００２６】レジスタのうち、例えばｘ行ｙ列目のレジ
スタＲ（ｘ，ｙ）は、データ入力端子Ｄ（ｘ，ｙ）、デ
ータ出力端子Ｑ（ｘ，ｙ）、クロック入力端子ＣＬＫ、
リセット端子ＣＬＲ（ｘ，ｙ）を有する。ｙ列目のレジ
スタに対して、第ｙ＋１列を次列、第ｙ−１列を前列、
ｙ＋１〜Ｍ列の方向を前方、１〜ｙ−１列を後方、とし
て表現する。

【００２７】一行目のレジスタＲ（１，１）〜Ｒ（１，
Ｍ）を例にとると、作業列において、レジスタＲ（１，
１）の入力端子Ｄは外部入力端子Ｂ１に接続され、レジ
スタＲ（１，１）〜Ｒ（１，Ｌ）の出力端子Ｑはそれぞ
れ次段のレジスタの入力端子Ｄに接続されている。ま
た、レジスタＲ（１，１）〜Ｒ（１，Ｌ）の出力端子Ｑ
は、全てＮＯＲ回路ＯＣ（１）の入力端子に接続されて
いる。

【００２８】緩衝列におけるレジスタＲ（１，Ｌ＋１）
は、出力端子ＱがセレクタＳ（１，Ｌ＋２）の一方の入
力端子に接続され、反転出力端子／Ｑがリセット端子Ｃ
ＬＲに接続されている。セレクタＳ（１，Ｌ＋２）は、
他方の入力端子が次段のレジスタＲ（１，Ｌ＋２）の出
力端子Ｑに接続され、後述するＯＲ回路ＯＲ（Ｌ＋２）
の出力端子に制御端子が接続されている。

【００２９】待機列におけるレジスタＲ（１，Ｌ＋２）
〜Ｒ（１，Ｍ）のうち、Ｒ（１，Ｌ＋２）〜Ｒ（１，Ｍ
−１）は、それぞれセレクタＳ（１，Ｌ＋３）〜Ｓ
（１，Ｍ）の入出力端子を間に介在させて当該レジスタ
の出力端子Ｑが次段のレジスタの入力端子Ｄに接続され
ている。レジスタＲ（１，Ｌ＋２）〜Ｒ（１，Ｍ）の出
力端子Ｑは、セレクタＳ（１，Ｌ＋２）〜Ｓ（１，Ｍ）
の入力端子を介在させて当該レジスタ自身の入力端子Ｄ
にそれぞれ接続されている。レジスタＲ（１，Ｌ＋２）
〜Ｒ（１，Ｍ）のリセット端子ＣＬＲは全て、ＮＯＲ回
路ＯＣ（１）の出力端子に接続されている。

【００３０】同様に、他の第２〜Ｎ行においてそれぞれ
のレジスタ及びセレクタが接続されている。

【００３１】そして、待機列における第Ｌ＋２〜Ｍ列目
のそれぞれの列において、全レジスタの出力端子Ｑがそ
れぞれＮＯＲ回路Ｎ（Ｌ＋２）〜Ｎ（Ｍ）の入力端子に
接続されている。ＯＲ回路ＯＲ（Ｌ＋２）〜（Ｍ−１）
の一方の入力端子には、ＮＯＲ回路Ｎ（Ｌ＋２）〜（Ｍ
−１）の出力端子がそれぞれ接続されており、他方の入
力端子には、それぞれ１段前のＯＲ回路ＯＲ（Ｌ＋３）
〜ＯＲ（Ｍ−１）あるいはＮＯＲ回路Ｎ（Ｍ）の出力端
子が接続されている。

【００３２】このような構成を備えた本実施の形態で
は、次のように動作する。上述したように、パイプライ
ン処理はＬ個の段階から成り、それぞれの段階における
処理は作業列におけるクロック周期Ａまでには完了する
ものとする。そして、キャッシュメモリの各ブロックの
使用状況を表現するために、トークンという概念を用い
る。このトークンは、後述するように作業列から緩衝列
を経て待機列へと順に遷移していく。作業列のレジスタ
に入力されるクロック周期Ａは、パイプラインの動作周
期と同一であり、待機領域のレジスタに入力されるクロ
ック周期Ｂはクロック周期Ａよりも短く、周期Ａ＝ｊ×
周期Ｂ（ｊは２以上の整数）の関係にある。例えば、ｊ
はキャッシュブロック数と同程度の数に設定されるのが
望ましく、例えば８〜９に設定される。

【００３３】先ず、この回路におけるトークンの基本的
な遷移動作について説明する。図２に、パイプライン処
理の段階数が３、キャッシュブロック（Ａ〜Ｈ）数が８
であり、作業領域が３列、緩衝領域が１列、待機領域が
８列設けられた場合のトークンの動作を示す。

【００３４】図２（ａ）のように、現在のパイプライン
処理のサイクルで、パイプライン処理の段階１〜３でキ
ャッシュブロックＤ、Ｂ及びＤがそれぞれ用いられてお
り、他のブロックは図示されたように、Ａ、Ｇ、Ｅ、
Ｃ、Ｈ、Ｆの順番で待機状態にあるとする。ブロックＡ
は、未使用期間が最も長く、次に使用される順番にあ
る。上述したように、作業領域には同一の行（例えば第
Ｄ行）に複数のトークンが存在してもよいが、待機領域
では同一行には一つのトークンしか存在しない。また、
作業領域にトークンが存在する行は、当該ブロックが使
用されているため待機領域にトークンは存在しない。ま
た、動作開始時等において、同一の行にトークンが全く
存在しない場合、そのままの状態では当該ブロックは使
用されなくなるので、待機領域のいずれかにトークンを
入れることが望ましい。

【００３５】パイプライン処理で１段階処理が進み、次
のサイクルへ移行すると、矢印のようにそれぞれのトー
クンが右方向へ遷移する。キャッシュメモリに格納され
ていないデータをパイプライン処理の段階１で用いる場
合は、図２（ｂ）のように、ブロックＡが段階１で用い
られる。キャッシュメモリに既に格納されているデータ
を段階１で用いる場合は、そのデータを格納しているブ
ロックが段階１で用いられる。これにより、作業領域の
第Ａ行目の１段目にトークンが入り、同じ第Ａ行の待機
領域に存在していたトークンが廃棄される。

【００３６】また、図３（ａ）に示されたように、パイ
プラインの段階１で第Ｃ行が用いられてトークンが入る
と、待機領域の４番目にあったトークンが廃棄される。
これにより、４番目の列にはトークンが全く存在しなく
なる。このような場合、矢印のように待機領域における
後方のブロックＨ及びＧが前方へ遷移し、図３（ｂ）に
示されるようになる。待機領域はクロック周期Ｂが短い
ので遷移するが、作業領域のクロック周期Ａは長く、パ
イプライン処理で用いられているブロックＣ、Ａ、Ｅの
トークンは遷移しない。

【００３７】ここで、作業領域よりも待機領域において
トークンをより速く遷移させるのは、以下のような理由
による。仮に同じクロック周期Ａで遷移させると、作業
領域で多くのトークンが存在する場合に、各々の行にお
いてトークンが緩衝領域を経て待機領域まで遷移し、待
機領域の最前列まで到達するのに時間がかかる。特に、
待機列はキャッシュブロックの数よりも多く設けられて
いる方が望ましいが、この待機列の数が多い場合には、
より長い時間がかかる。このため、待機列の最前列にど
の行のトークンも到達していない場合が起こりうる。こ
の結果、新たなデータをキャッシュメモリに書き込もう
としても、どのブロックを用いたらよいか判断できない
ことになる。このような事態を回避するために、待機領
域におけるトークンが遷移する速度が速くなるように、
待機領域では作業領域のクロック周期Ａよりも短いクロ
ック周期Ｂで遷移させる方が望ましい。

【００３８】そして、このように作業領域と待機領域と
で異なるクロック周期を用いる場合には、後述するよう
に間に緩衝領域を設けて、クロック周期の相違を調整す
る必要がある。

【００３９】次に、図１の装置における動作を説明す
る。先ず、パイプラインの第１段階の処理が開始される
と、この段階で用いられるキャッシュブロックに対応し
た第ｘ行の第１列目のレジスタＲ（ｘ，１）にトークン
が発生される。具体的には、レジスタＲ（ｘ，１）の入
力端子Ｄに、論理「１」のデータがクロック周期Ａのタ
イミングで入力され保持される。このトークンは、クロ
ック周期Ａのタイミングで順次右方向のレジスタへ遷移
していく。

【００４０】ｘ行の作業列においていずれかのレジスタ
にトークンが存在すると、ＮＯＲ回路ＯＣ（ｘ）にデー
タ「１」が入力され、論理「０」のデータが待機列の全
てのレジスタＲ（ｘ，Ｌ＋２）〜Ｒ（ｘ，Ｍ）のリセッ
ト端子ＣＬＲに入力されてリセットされる。上述したよ
うに、作業列のいずれかのレジスタにトークンが存在す
ると、その行ｘの待機列のいずれかにトークンがあった
としても破棄され、どのレジスタにもトークンが存在し
なくなり、待機状態ではなくなる。逆に、作業列におい
ては、同一のｘ行のレジスタＲ（ｘ，１）〜Ｒ（ｘ，
Ｌ）に複数のトークンが存在することができる。

【００４１】パイプライン処理が完了した時点では、最
終の段階Ｌに対応する第Ｌ列のレジスタＲ（ｘ，Ｌ）ま
でトークンが遷移している。このレジスタＲ（ｘ，Ｌ）
の出力端子Ｑからデータ「１」が出力されると、緩衝領
域のレジスタＲ（ｘ，Ｌ＋１）に、クロック周期Ａに従
って取り込まれる。出力端子Ｑからデータ「１」が出力
されると、セレクタＳ（ｘ，Ｌ＋２）に入力される。

【００４２】待機列の１列目の全レジスタＲ（１，Ｌ＋
２）〜Ｒ（Ｎ，Ｌ＋２）にトークンがない場合、ＯＲ回
路ＯＲ（Ｌ＋２）からは論理「１」のデータが出力され
てセレクタＳ（ｘ，Ｌ＋２）の制御端子に入力される。
これにより、セレクタＳ（ｘ，Ｌ＋２）は緩衝領域のレ
ジスタＲ（ｘ，Ｌ＋１）の出力「１」を選択して出力す
る。レジスタＲ（ｘ，Ｌ＋２）は、クロック周期Ｂに従
ってこのデータを受け取り、トークンが待機列に遷移す
ることになる。さらに、レジスタＲ（１，Ｌ＋１）の出
力端子Ｑからデータ「１」が出力されると反転出力端子
／Ｑからはデータ「０」がリセット端子ＣＬＲに入力さ
れるため、レジスタＲ（１，Ｌ＋２）はリセットされ
る。このような緩衝列のレジスタＲ（１，Ｌ＋１）が設
けられていないと、短いクロック周期Ｂで動作するレジ
スタＲ（ｘ，Ｌ＋２）がデータ「１」を受け取って次の
サイクルになっても、前段のレジスタＲ（ｘ，Ｌ＋１）
からは引き続いてデータ「１」が出力された状態が維持
されることになり、動作に支障をきたす。そこで、長い
クロック周期Ａで駆動するレジスタＲ（ｘ，Ｌ＋１）か
らデータを受け取り、短いクロック周期Ｂで駆動するレ
ジスタＲ（ｘ，Ｌ＋２）へデータ「１」を転送した後は
自分の出力でリセットするようにする緩衝列を設けるこ
とで、周期の異なる列を調整することができる。

【００４３】待機列のレジスタＲ（ｘ，Ｌ＋２）にトー
クンが遷移したときには、同じ第ｘ行の前方のレジスタ
Ｒ（ｘ，Ｌ＋３）〜Ｒ（ｘ，Ｍ）には全くトークンは存
在しない。上述したように、同一の第ｘ行の作業列のい
ずれかのレジスタにトークンがあると、この第ｘ行の作
業列のレジスタのトークンは全て消去されて待機状態で
はなくなる。よって、待機列の第Ｌ＋２列目のレジスタ
に到達したトークンは、第ｘ行の最前列のトークンとな
り、またこの第ｘ行の待機列にはトークンは１つしか存
在しない。

【００４４】そして、当該レジスタＲ（ｘ，Ｌ＋２）の
前方の全レジスタＲ（１，Ｌ＋３）〜Ｒ（Ｎ，Ｍ）のう
ち、いずれか一列、例えば第ｙ列の全レジスタＲ（１，
ｙ）〜Ｒ（Ｎ，ｙ）のいずれにもトークンが存在しない
場合にのみ、クロック周期Ｂで次段のレジスタＲ（ｘ，
Ｌ＋３）へ遷移する。当該列より前方の各列にトークン
がそれぞれ存在する場合は、第ｙ列に設けられたＮＯＲ
回路Ｎ（ｙ）にデータ「１」が入力され、「０」が出力
されてＯＲ回路ＯＲ（ｙ）の一方の入力端子に入力され
る。さらに、前方の列のＮＯＲ回路Ｎ（ｙ＋１）から
「０」データが出力されてＯＲ回路ＯＲ（ｙ）の他の入
力端子に入力される。そのＯＲ回路ＯＲ（ｙ）から出力
された「０」データが、セレクタＳ（ｘ，ｙ）の制御端
子に入力される。セレクタＳ（ｘ，ｙ）の出力が切り替
わり、当該レジスタＲ（ｘ，ｙ）の出力端子Ｑと入力端
子Ｄとが接続された状態になり、トークンが遷移せずに
保持される。

【００４５】このようにして形成された待機列に存在す
るトークンは、長い期間に渡って使用されなかったブロ
ックの順序に対応したものとなる。よって、待機列の最
前列、即ち第Ｍ列にあるトークンは、最も長い期間使用
されなかったブロックを示すことになる。この第Ｍ列の
レジスタＲ（ｘ，Ｍ）までトークンが遷移し、該当する
キャッシュブロックｘが呼び出されて使用されると、次
のクロック周期Ｂでこのトークンは破棄される。

【００４６】本実施の形態によれば、作業列のレジスタ
Ｒ（１，１）〜Ｒ（Ｎ，Ｌ）に存在するトークンは、１
〜Ｎのブロックがパイプライン処理の段階１〜Ｌのいず
れで使用されているかを示す。よって、パイプライン処
理の各々の段階において、キャッシュメモリのブロック
のいずれが用いられているのか、言い換えれば各々のブ
ロックはパイプライン処理のどの段階にあるかを把握す
ることができる。

【００４７】さらに、待機列のレジスタＲ（１，Ｌ＋
２）〜Ｒ（Ｎ，Ｍ）に保持されたトークンは、ブロック
１〜Ｎを未使用期間の長さに応じた順序に並べて示すも
のである。よって、使用頻度に応じてブロックを用いる
ことができ、使用効率が向上する。

【００４８】このように、本実施の形態によれば図１に
示されたような簡易な構成で、キャッシュメモリの各ブ
ロックがパイプライン処理のいずれの段階にあるか状況
を把握し、さらに各ブロックを未使用期間の長さに応じ
て並べ替えて管理することとを、簡易な構成で実現する
ことが可能である。

【００４９】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、本実施の形態では、
作業領域と待機領域とを異なるクロック周期で駆動し、
間に緩衝領域を設けている。しかし、待機列の数が短い
場合等では同じクロック周期で駆動することも可能であ
り、この場合には緩衝領域を必ずしも設ける必要はな
い。また、緩衝領域を本実施の形態では１列設けている
が、２列以上設けてもよい。

【００５０】図１に示された回路では、消去手段として
ＮＯＲ回路ＯＣ（１）〜ＯＣ（Ｎ）が用いられ、遷移手
段としてセレクタＳ（１，Ｌ＋２）〜Ｓ（Ｎ，Ｍ）、Ｎ
ＯＲ回路Ｎ（Ｌ＋２）〜Ｎ（Ｍ）及びＯＲ回路ＯＲ（Ｌ
＋２）〜ＯＲ（Ｍ−１）が用いられているが、他の論理
構成で同様にトークンを消去あるいは遷移させてもよ
い。

【００５１】また、トークンの情報量は、最低限１ビッ
ト必要である。しかし、キャッシュブロックが記憶して
いる内容の索引等に相当する情報を持たせる場合には、
２ビット以上のビット幅が必要となる。この他、トーク
ンには必要に応じて他の情報を持たせることもできる。

【００５２】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御方法及びその装置によれば、パイプライン
処理で使用されているキャッシュブロックを示す作業領
域と、未使用状態にあり待機しているブロックを示す待
機領域とを有し、各々のブロック毎にその使用状況に対
応してトークンを遷移あるいは消滅させることで、作業
領域ではパイプライン処理で使用されているブロックを
処理の順序に配列することができ、また待機領域では未
使用期間の長さに応じた順序にブロックを並べ替えるこ
とが可能であり、簡易な構成で、ブロック毎のパイプラ
イン処理での使用状況の把握と、キャッシュメモリの使
用効率の向上とを同時に達成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるキャッシュメ
モリ制御装置の構成を示した回路図。

【図２】同キャッシュメモリ制御装置におけるトークン
の遷移を示した説明図。

【図３】同キャッシュメモリ制御装置におけるトークン
の遷移を示した説明図。

【図４】従来のキャッシュメモリを制御する技術におい
て待ち行列を用いてブロックの使用順序を管理した様子
を示した説明図。

【符号の説明】

Ｒ（１，１）〜Ｒ（Ｎ，Ｍ） レジスタ ＯＣ（１）〜ＯＣ（Ｎ） ＮＯＲ回路 Ｓ（１，Ｌ＋２）〜Ｓ（１，Ｍ） セレクタ Ｎ（Ｌ＋２）〜Ｎ（Ｍ） ＮＯＲ回路 ＯＲ（Ｌ＋２）〜ＯＲ（Ｍ−１） ＯＲ回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】キャッシュメモリの各ブロックの使用状況
   を示すトークンを記録するキャッシュメモリ制御方法で
   あって、 行方向に、Ｎ（Ｎは１以上の整数）個のブロックに対応
   してトークンを保持するレジスタがＮ行設けられ、列方
   向に、それぞれのブロックがパイプライン処理のＬ（Ｌ
   は１以上の整数）個の段階のいずれにおいて使用されて
   いるかを示し、トークンを与えられて遷移させていくレ
   ジスタがＬ列配置された作業領域と、それぞれの行に対
   応するブロックの未使用期間の長さに対応した順番を示
   し、トークンを与えられて遷移させていくレジスタがＰ
   （Ｐは１以上の整数）列配置された待機領域とが設けら
   れており、 パイプライン処理で用いられるブロックに対応する行の
   作業領域のレジスタにトークンを入れて、処理の段階が
   進むにつれて対応するレジスタにトークンを遷移させて
   いくステップと、 前記作業領域のレジスタから遷移されてきたトークンを
   同一行の待機領域のレジスタに遷移させ、当該行の待機
   領域のレジスタ間を遷移させていくステップと、 前記蓄積手段における各行において、前記作業領域の少
   なくとも１つのレジスタにトークンが存在する場合、当
   該行における前記待機領域のレジスタが保持していたト
   ークンを消去するステップと、 前記蓄積手段の待機領域の各列において、トークンが存
   在する当該列より前方の少なくとも１列の全レジスタに
   トークンが存在しない場合、当該列のトークンを前方の
   レジスタへ遷移させるステップと、 を備えることを特徴とするキャッシュメモリ制御方法。
2. 【請求項２】キャッシュメモリの各ブロックの使用状況
   を示すトークンを記録するキャッシュメモリ制御方法で
   あって、 行方向に、Ｎ個のブロックに対応してトークンを保持す
   るレジスタがＮ行設けられ、列方向に、それぞれのブロ
   ックがパイプライン処理のＬ個の段階のいずれにおいて
   使用されているかを示し、トークンを与えられて所定周
   期で遷移させていくレジスタがＬ列配置された作業領域
   と、それぞれの行に対応するブロックの未使用期間の長
   さに対応した順番を示し、トークンを与えられて前記所
   定周期で遷移させていくレジスタがＰ列配置された待機
   領域と、前記作業領域と前記待機領域との間に設けら
   れ、前記作業領域から前記所定周期でトークンを与えら
   れて前記所定周期で前記待機領域にトークンを与える少
   なくとも１列のレジスタが配置された緩衝領域とが設け
   られており、 パイプライン処理で用いられるブロックに対応する行の
   作業領域のレジスタにトークンを入れて、処理の段階が
   進むにつれて対応するレジスタに前記所定周期でトーク
   ンを遷移させていくステップと、 前記作業領域のレジスタから遷移されてきたトークンを
   同一行の緩衝領域のレジスタに前記所定周期で遷移させ
   るステップと、 前記緩衝領域のレジスタに遷移されてきたトークンを同
   一行の待機領域のレジスタに前記所定周期で遷移させ、
   この待機領域のレジスタ間を前記所定周期で遷移させて
   いくステップと、 前記蓄積手段における各行において、前記作業領域の少
   なくとも１つのレジスタにトークンが存在する場合、当
   該行における前記待機領域のレジスタが保持していたト
   ークンを消去するステップと、 前記蓄積手段の待機領域の各列において、トークンが存
   在する当該列より前方の少なくとも１列の全レジスタに
   トークンが存在しない場合、前記所定周期に従って当該
   列のトークンを前方のレジスタへ遷移させるステップ
   と、 を備えることを特徴とするキャッシュメモリ制御方法。
3. 【請求項３】キャッシュメモリの各ブロックの使用状況
   を示すトークンを記録するキャッシュメモリ制御方法で
   あって、 行方向に、Ｎ個のブロックに対応してトークンを保持す
   るレジスタがＮ行設けられ、列方向に、それぞれのブロ
   ックがパイプライン処理のＬ個の段階のいずれにおいて
   使用されているかを示し、トークンを与えられて第１の
   周期で遷移させていくレジスタがＬ列配置された作業領
   域と、それぞれの行に対応するブロックの未使用期間の
   長さに対応した順番を示し、トークンを与えられて前記
   第１の周期よりも短い第２の周期で遷移させていくレジ
   スタがＰ列配置された待機領域と、前記作業領域と前記
   待機領域との間に設けられ、前記作業領域から前記第１
   の周期でトークンを与えられて前記第２の周期で前記待
   機領域にトークンを与える少なくとも１列のレジスタが
   配置された緩衝領域とが設けられており、 パイプライン処理で用いられるブロックに対応する行の
   作業領域のレジスタにトークンを入れて、処理の段階が
   進むにつれて対応するレジスタに前記第１の周期でトー
   クンを遷移させていくステップと、 前記作業領域のレジスタから遷移されてきたトークンを
   同一行の緩衝領域のレジスタに前記第１の周期で遷移さ
   せるステップと、 前記緩衝領域のレジスタに遷移されてきたトークンを同
   一行の待機領域のレジスタに前記第２の周期で遷移さ
   せ、この待機領域のレジスタ間を前記第２の周期で遷移
   させていくステップと、 前記蓄積手段における各行において、前記作業領域の少
   なくとも１つのレジスタにトークンが存在する場合、当
   該行における前記待機領域のレジスタが保持していたト
   ークンを消去するステップと、 前記蓄積手段の待機領域の各列において、トークンが存
   在する当該列より前方の少なくとも１列の全レジスタに
   トークンが存在しない場合、前記第２の周期に従って当
   該列のトークンを前方のレジスタへ遷移させるステップ
   と、 を備えることを特徴とするキャッシュメモリ制御方法。
4. 【請求項４】前記蓄積手段における各行において、当該
   行の全レジスタにトークンが存在しない場合、当該行に
   おける待機領域のいずれかのレジスタにトークンを保持
   させるステップをさらに備えることを特徴とする請求項
   １乃至３のいずれかに記載のキャッシュメモリ制御方
   法。
5. 【請求項５】キャッシュメモリの各ブロックの使用状況
   を示すトークンを記録するキャッシュメモリ制御装置で
   あって、 行方向に、Ｎ個のブロックに対応してトークンを保持す
   るレジスタがＮ行設けられ、列方向に、それぞれのブロ
   ックがパイプライン処理のＬ個の段階のいずれにおいて
   使用されているかを示し、トークンを与えられて遷移さ
   せていくレジスタがＬ列配置された作業領域と、 それぞれの行に対応するブロックの未使用期間の長さに
   対応した順番を示し、トークンを与えられて遷移させて
   いくレジスタがＰ列配置された待機領域とが設けられた
   蓄積手段と、 前記蓄積手段における各行において、前記作業領域の少
   なくとも１つのレジスタにトークンが存在する場合、当
   該行における前記待機領域のレジスタが保持していたト
   ークンを消去する消去手段と、 前記蓄積手段の待機領域の各列において、トークンが存
   在する当該列より前方の少なくとも１列の全レジスタに
   トークンが存在しない場合、当該列のトークンを前方の
   レジスタへ遷移させる遷移手段と、 を備えることを特徴とするキャッシュメモリ制御装置。
6. 【請求項６】キャッシュメモリの各ブロックの使用状況
   を示すトークンを記録するキャッシュメモリ制御装置で
   あって、 行方向に、Ｎ個のブロックに対応してトークンを保持す
   るレジスタがＮ行設けられ、列方向に、それぞれのブロ
   ックがパイプライン処理のＬ個の段階のいずれにおいて
   使用されているかを示し、トークンを与えられて所定周
   期で遷移させていくレジスタがＬ列配置された作業領域
   と、 それぞれの行に対応するブロックの未使用期間の長さに
   対応した順番を示し、トークンを与えられて前記所定周
   期で遷移させていくレジスタがＰ列配置された待機領域
   と、前記作業領域と前記待機領域との間に設けられ、前
   記作業領域から前記所定周期でトークンを与えられて前
   記所定周期で前記待機領域にトークンを与える少なくと
   も１列のレジスタが配置された緩衝領域とが設けられた
   蓄積手段と、 前記蓄積手段における各行において、前記作業領域の少
   なくとも１つのレジスタにトークンが存在する場合、当
   該行における前記待機領域のレジスタが保持していたト
   ークンを消去する消去手段と、 前記蓄積手段の待機領域の各列において、トークンが存
   在する当該列より前方の少なくとも１列の全レジスタに
   トークンが存在しない場合、前記所定周期に従って当該
   列のトークンを前方のレジスタへ遷移させる遷移手段
   と、 を備えることを特徴とするキャッシュメモリ制御装置。
7. 【請求項７】キャッシュメモリの各ブロックの使用状況
   を示すトークンを記録するキャッシュメモリ制御装置で
   あって、 行方向に、Ｎ個のブロックに対応してトークンを保持す
   るレジスタがＮ行設けられ、列方向に、それぞれのブロ
   ックがパイプライン処理のＬ個の段階のいずれにおいて
   使用されているかを示し、トークンを与えられて第１の
   周期で遷移させていくレジスタがＬ列配置された作業領
   域と、 それぞれの行に対応するブロックの未使用期間の長さに
   対応した順番を示し、トークンを与えられて前記第１の
   周期よりも短い第２の周期で遷移させていくレジスタが
   Ｐ列配置された待機領域と、前記作業領域と前記待機領
   域との間に設けられ、前記作業領域から前記第１の周期
   でトークンを与えられて前記第２の周期で前記待機領域
   にトークンを与える少なくとも１列のレジスタが配置さ
   れた緩衝領域とが設けられた蓄積手段と、 前記蓄積手段における各行において、前記作業領域の少
   なくとも１つのレジスタにトークンが存在する場合、当
   該行における前記待機領域のレジスタが保持していたト
   ークンを消去する消去手段と、 前記蓄積手段の待機領域の各列において、トークンが存
   在する当該列より前方の少なくとも１列の全レジスタに
   トークンが存在しない場合、前記第２の周期に従って当
   該列のトークンを前方のレジスタへ遷移させる遷移手段
   と、 を備えることを特徴とするキャッシュメモリ制御装置。
8. 【請求項８】前記蓄積手段における各行において、当該
   行の全レジスタにトークンが存在しない場合、当該行に
   おける待機領域のいずれかのレジスタにトークンを保持
   させる手段をさらに備えることを特徴とする請求項５乃
   至７のいずれかに記載のキャッシュメモリ制御装置。
9. 【請求項９】前記トークンは、キャッシュメモリの各ブ
   ロックがパイプライン処理で使用されている場合、当該
   ブロックが記憶している内容に関する情報を含むことを
   特徴とする請求項５乃至８のいずれかに記載のキャッシ
   ュメモリ制御装置。
10. 【請求項１０】前記蓄積手段は、各行毎に、入出力端子
    が相互に接続されたＭ（Ｍは、Ｌ＋Ｐ＋１以上の整数）
    段のレジスタを有し、 前記消去手段は、各行毎に、前記作業領域の全レジスタ
    の出力端子に入力側を接続され、前記待機領域の全レジ
    スタのリセット端子に出力側を接続され、前記作業領域
    の少なくとも１つのレジスタにトークンが保持されてい
    るときは前記作業領域の全レジスタをリセットしてトー
    クンを消去させる第１の論理回路を有し、 前記遷移手段は、前記待機領域において、それぞれのレ
    ジスタの入力側に設けられ、１段後列のレジスタの出力
    端子と当該レジスタの出力端子とに２つの入力側がそれ
    ぞれ接続され、当該レジスタの入力端子に出力側が接続
    され、制御端子に入力される値に応じて出力を切り替え
    るセレクタと、 各列毎に、当該列の全レジスタの出力端子に入力側を接
    続された第２の論理回路と、 当該列の前記第２の論理回路の出力側と、当該列より一
    列前方の列の前記第２の論理回路の出力側とに２つの入
    力側がそれぞれ接続され、当該列に設けられた全てのセ
    レクタの制御端子に出力側が接続された第３の論理回路
    とを有し、 当該列より前方の列の少なくとも１列の全レジスタにト
    ークンが保持されていない場合、前記セレクタは１列後
    方の列のレジスタの出力端子と当該列のレジスタの入力
    端子とを接続し、当該列より前方の各列において少なく
    とも１つのレジスタがトークンを保持している場合、前
    記セレクタは当該列のレジスタの出力端子と当該列のレ
    ジスタの入力端子とを接続することを特徴とする請求項
    ５乃至９のいずれかに記載のキャッシュメモリ制御装
    置。