JPH0467247A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｕ産業上の利用分野コ 本発明は、マイクロコンピュータシステム、特にバスマ
スタ機能を有する周辺ＬＳＩを使用したマイクロコンピ
ュータシステムに関するものである。

［従来の技術〕 マイクロコンピュータシステム用の周辺ＬＳＩ、特に掻
めて高速のメモリ転送を必要とする通信制御用のＬＳＩ
には、マイクロプロセッサを介さず直接メモリのデータ
を読み書きする機能（バスマスタ機能）を有するものが
ある。

第４図にこのようなバスマスタ機能を有する周辺ＬＳＩ
を使用したマイクロコンピュータシステムの一例を示す
。このシステムは、周辺ＬＳＩ　１．マイクロプロセッ
サ２、メモリ３等から成っている。４はデータバス、５
はアドレスバス、１６はアドレスデータバスである。こ
のようなシステムにおいては、バラゲージのピン数を少
なくするためにアドレス信号とデータ信号とを同じバス
線上に時間的に切り替えて乗せる（時分割多重）方式が
多く採用されており、周辺ＬＳＩＩにおいては、上位側
アドレス信号と下位側アドレス信号とデータ信号とを多
重化している。多重化した信号を分離するため、アドレ
スバスラとアドレスデータバス１６間には上位アドレス
信号分離用う・ツチ６と下位アドレス信号分離用ラッチ
７とが、データバス４とアドレスデータバス１６間には
ブタバッファ８が設けられている。そして周辺ＬＳ１１
は、これら上位並びに下位アドレス信号分離用ラッチ６
．７、データバッファ８を制御するために上位並びに下
位アドレスラッチ信号９，１０、データ・イネーブル信
号１１を出力する機能を備えている。

第５図は、周辺ＬＳＩＩがバスマスタ機能によりデータ
をメモリ３に書き込むタイミングを示したものである。

アドレスデータバス１６には、上位アドレス信号（ＡＨ
Ｏ，ＡＨＩ　）　、下位アドレス信号（ＡＬＯ，ＡＬＬ
　＞、データ信号（Ｄ。

Ｄｉ＞が時分割多重して出力されている。このアドレス
データバス信号を上位アドレスラッチ信号９、下位アド
レスラッチ信号１０、データイネーブル信号１１によっ
て分離することにより、アドレスバスラとデータバス４
とに信号が出力される。

［発明が解決しようとする課題〕 しかしながら第５図に示すように、データバス信号はア
ドレスデータバス１６に上位アドレス信号（ＡＨＯ，Ａ
ＨＩ　）や下位アドレス信号（ＡＬＯ，ＡＬＩ）が出力
されている期間中（ｔｌ）は何も出力されない、このた
め信号の多重を行わない場合に比べて、１回の書き込み
毎にｔｌだけ余計に時間がかかることになりそのぶん書
き込みの速度が遅くなるという問題があった。

本発明の目的は、上記課題を解消し、データの書き込み
速度が高速化し得るマイクロコンピュータシステムを提
供することにある。

１課題を解決するための手段］ 上記目的を達成するため本発明は、１乃至複数のアドレ
ス信号とデータ信号とを時分割多重してマイクロプロセ
ッサを介さずにメモリに入出力するバスマスタ機能を有
する周辺ＬＳＩを備えたマイクロコンピュータシステム
において、上記周辺ＬＳＩから出力された多重化されて
いるアドレス信号をラッチし分離して出力する第１のア
ドレスラッチと、その第１のアドレスラッチから出力さ
れた信号をラッチしてアドレスバスに出力する第２のア
ドレスラッチと、上記周辺ＬＳＩから出力されたデータ
信号をラッチしてデータバスに出力するデータラッチと
、上記周辺ＬＳＩが連続して上記メモリにデータを書き
込む際に、そのメモリへの前回のデータの書き込みが終
了すると上記第２のアドレスラッチと上記データラッチ
とに信号をラッチさせて上記メモリへの今回のデータ書
き込み動作を開始させると共に上記周辺ＬＳＩに次回の
書き込み動作を開始させる制御回路とを備えているもの
である。

また、上記制御回路が、上記メモリへの前回の書き込み
動作の終了か上記周辺ＬＳＩからの今回の全アドレス信
号の出力開始よりも早い場合には、上記第１のアドレス
ラッチが今回の全アドレス信号をラッチする直ちにに上
記第２のアドレスラッチと上記データラッチとに信号を
ラッチさせて上記メモリへの今回のデータ書き込み動作
を開始させる機能を有して構成されてもよい。

また、上記制御回路が、上記メモリへの前回の書き込み
動作の終了が上記周辺ＬＳＩからの今回の全アドレス信
号の出力開始よりも遅く且つデータ信号の出力開始より
も早い場合には、前回のデータ書き込み動作が終了する
直ちにに上記第２のアドレスラッチと上記データラッチ
とに信号をラッチさせて上記メモリへの今回のデータ書
き込み動作を開始させる機能を有して構成されてもよい
。

［作用］ 周辺ＬＳＩが連続して上記メモリにデータを書き込む際
、周辺ＬＳＩがデータ信号を出力すると、制御回路は第
２のアドレスラッチと上記データラッチとに信号のラッ
チ動作を行わせて、アドレスバスとデータバスとに信号
を出力させて目盛りへの書き込みを開始させる。この書
き込み開始と同時に周辺ＬＳＩはデータ信号の出力を中
止し、次のデータの書き込み動作を開始する。このとき
周辺ＬＳＩは、アドレス信号、データ信号の順に信号を
出力する。これにより、周辺ＬＳＩより次回のアドレス
信号が出力されている間にメモリへの今回のデータ書き
込みが終了し、周辺ＬＳＩからの次回のデータ信号の出
力と同時に第２のアドレスラッチと上記データラッチと
による信号のラッチ動作が行われて、次のデータの書き
込みが開始される。このように周辺ＬＳＩよりアドレス
信号が出力されている間もデータの書き込みが行われる
ため、従来技術のようなデータバスの空き時間ｔ１が無
くなり、データ転送速度を高めることが可能となる。

メモリへの前回の書き込み動作の終了が周辺ＬＳＩから
の今回の全アドレス信号の出力開始よりも早い場合には
、第１のアドレスラッチの今回の全アドレス信号のラッ
チ動作が終了する直ちにに第２のアドレスラッチに信号
をラッチさせてメモリへの今回のデータ書き込み動作を
開始させることにより、データバスよりも先にアドレス
バスに信号を出力させてメモリへの書き込み動作を行う
ことができる。

また、メモリへの前回の書き込み動作の終了が周辺ＬＳ
Ｉからの今回の全アドレス信号の出力開始よりも遅く且
つデータ信号の出力開始よりも早い場合には、前回のデ
ータ書き込み動作が終了する直ちにに第２のアドレスラ
ッチに信号をラッチさせてメモリへの今回のデータ書き
込み動作を開始させることにより、データバスよりも先
にアドレスバスに信号を出力させてメモリへの書き込み
動作を行うことができる。

［実施例］ 次に、本発明の一実施例について説明する。

第１図に示すように、マイクロコンピュータシステムは
、バスマスタ機能を有する周辺ＬＳＩＩ、マイクロプロ
セッサ２、メモリ３等で主に構成されている。４はデー
タバス、５はアドレスバス、１６はアドレスデータバス
であり、アドレスデータバス１６とアドレスバスラ間に
は第１のアドレスラッチエアを構成する上位アドレス信
号分離用ラッチ６と下位アドレス信号分離用ラッチ７と
が設けられている０本実施例のマイクロコンピュータシ
ステムにあっては、第１のアドレスラッチエアとアドレ
スバスラ間に第２のアドレスラッチ１８が設けられてい
る。第２のアドレスラッチ１８は、上位アドレス信号分
利用ラッチ６とアドレスバスラ間に設けられた上位アド
レスラッチ１２と、下位アドレス信号分利用ラッチ１３
とアドレスバスラ間に設けられた下位アドレスラッチ１
３とで構成されている。また、アドレスデータバス１６
とアドレスバスラ間にはデータラッチ１４が設けられて
いる。これら上位並びに下位アドレスラッチ１２．１３
とデータラッチ１４には、制御回路１５が接続されてい
る。制御回路１５は、上位並びに下位アドレスラッチ１
２．１３のラツチ動作を制御するための第２のアドレス
ラッチ信号１９とデータラッチ１４のラッチ動作を制御
するためのデータラッチ信号２０を出力する機能を有し
、周辺ＬＳＩＩが連続してメモリ３にデータを書き込む
際に、メモリ３への前回のデータの書き込みが終了する
と第２のアドレスラッチ１８とデータラッチ１４とに信
号をラッチさせてメモリ３への今回のデータ書き込み動
作を開始させるよう構成されている。そして制御回路１
５の動作は、メモリ３への今回のデータ書き込み動作を
開始させるのと同時に、周辺ＬＳＩＩの次回の書き込み
動作が開始されるようタイミングがとられている。

また周辺ＬＳＩＩは、第１のアドレスラッチ１７を構成
する上位並びに下位アドレス信号分離用ラッチ６．７に
上位並びに下位アドレスラッチ信号９．１０を、データ
ラッチ１４にデータ・イネーブル信号１１を出力する機
能を備えている。

第２図は第１図のマイクロコンピュータシステムにおい
て周辺ＬＳＩＩがメモリ３に連続的にデータを書き込む
際のタイミングを示したものである。周辺ＬＳＩＩがデ
ータ信号ＤＯを出力する直ちにに制御回路１５か第２の
アドレスラ・ンチ１８（上位並びに下位アドレスラッチ
１２．１３）とデータラッチ１４とに信号のラッチ動作
を行わせて、アドレスバスラとデータバス４とに信号を
出力させてメモリ３への書き込みを開始させる。この書
き込み開始と同時に周辺ＬＳＩＩはデータ信号の出力を
中止し、次のデータの書き込み動作を開始し、上位アド
レス信号ＡＨ１、下位アドレス信号ＡＬＬ、データ信号
Ｄ１の順に信号を出力する。これにより、周辺ＬＳＩＩ
より次回のアドレス信号（ＡＨＩ、ＡＬＩ）が出力され
ている間にメモリへの今回のデータ書き込みが終了し、
周辺ＬＳＩＩからの次回のデータ信号Ｄ１の出力と同時
に第２のアドレスラッチ１８（上位並びに下位アドレス
ラッチ１２．１３）とデータラッチ１４とによる信号の
ラッチ動作が行われて、次のデータの書き込みが開始さ
れる。このように周辺ＬＳ１１よりアドレス信号が出力
されている間もブタの書き込みが行われるため、従来技
術のようなデータバスの空き時間ｔ１が無くなり、デー
タ転送速度を高めることが可能となる。また、従来技術
におけるデータバスの空き時間もメモリ３のデータ書き
込みに使用できるので、１回の書き込み時間を長くとる
ことができ、アクセススピードの遅い安価なメモリを使
用することが可能である。

第２図においてはデータを書き込む度に上位アドレス信
号が出力されている例を示したが、周辺ＬＳＩによって
は上位アドレスの変更が必要な場合のみ上位アドレス信
号を出力するものもある。

そのような場合のタイミングを第３図に示す。第３図に
おいては、下位アドレス信号のみが毎回出力されている
なめ、更にデータ転送速度が高くなる。

また、第２図、第３図においてはアドレスバス５とデー
タバス４とに同時に信号が出力されているが、回路の構
成によってはデータバス４よりも先にアドレスバスラに
信号が出力されるほうが書き込みを早くできる場合があ
るので、そのような回路においてはアドレスバスラの信
号ができるだけ早く出力できるよう制御回路１５が第２
のアドレスラッチ１８のラッチ動作を制御してもよい。

例えば、メモリ３への前回の書き込み動作の終了が周辺
ＬＳＩＩからの今回の全アドレス信号の出力開始よりも
早い場合には、第１のアドレスラッチ１７の今回の全ア
ドレス信号のラッチ動作が終了する直ちにに第２のアド
レスラッチ１８に信号をラッチさせてメモリ３への今回
のデータ書き込み動作を開始させることにより、データ
バス４よりも先にアドレスバスラに信号を出力させてメ
モリ３への書き込み動作を行うことができる。また、メ
モリ３への前回の書き込み動作の終了が周辺ＬＳＩＩか
らの今回の全アドレス信号の出力開始よりも遅く且つデ
ータ信号の出力開始よりも早い場合には、前回のデータ
書き込み動作が終了する直ちにに第２のアドレスラッチ
１８に信号をラッチさせてメモリ３への今回のデータ書
き込み動作を開始させることにより、データラッチより
も先にアドレスバス４に信号を出力させることができる
。

尚、本実施例においては周辺ＬＳＩより上位アドレス信
号と下位アドレス信号とが分割されて出力される構成例
を示したが、本発明はこれに限るものではなく、上位並
びに下位アドレス信号を同時に出力する周辺ＬＳＩに対
しても実施可能である。また、本発明のマイクロコンピ
ュータシステムを構成する周辺ＬＳＩとしては、アドレ
スデータバスにアドレス信号とデータ信号とを時分割多
重して入出力するマイクロプロセッサを用いることも可
能である。

［発明の効果］ 以上要するに本発明によれば、周辺ＬＳＩよりアドレス
信号が出力されている間もデータの書き込み動作を行う
ことができるので、メモリへのデータ転送速度を高める
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム構成図、第２
図及び第３図は第１図に示すシステムの動作タイミング
を示す図、第４図は従来例を示すシステム構成図、第５
図は第４図に示すシステムの動作タイミングを示す図で
ある。 図中、１は周辺ＬＳＩ、２はマイクロプロセッサ、３は
メモリ、４はデータバス、５はアドレスバス、１４はデ
ータラッチ、１５は制御回路、１７は第１のアドレスラ
ッチ、１８は第２のアドレスラッチである。 特許出願人　　日立電線株式会社 代理人弁理士　　絹　谷　信　雄 第４ 図

Claims (1)

1. 【特許請求の範囲】 １、１乃至複数のアドレス信号とデータ信号とを時分割
   多重してマイクロプロセッサを介さずにメモリに入出力
   するバスマスタ機能を有する周辺ＬＳＩを備えたマイク
   ロコンピュータシステムにおいて、上記周辺ＬＳＩから
   出力された多重化されているアドレス信号をラッチし分
   離して出力する第１のアドレスラッチと、該第１のアド
   レスラッチから出力された信号をラッチしてアドレスバ
   スに出力する第２のアドレスラッチと、上記周辺ＬＳＩ
   から出力されたデータ信号をラッチしてデータバスに出
   力するデータラッチと、上記周辺ＬＳＩが連続して上記
   メモリにデータを書き込む際に、該メモリへの前回のデ
   ータの書き込みが終了すると上記第２のアドレスラッチ
   と上記データラッチとに信号をラッチさせて上記メモリ
   への今回のデータ書き込み動作を開始させると共に上記
   周辺ＬＳＩに次回の書き込み動作を開始させる制御回路
   とを備えていることを特徴とするマイクロコンピュータ
   システム。 ２、上記制御回路が、上記メモリへの前回の書き込み動
   作の終了が上記周辺ＬＳＩからの今回の全アドレス信号
   の出力開始よりも早い場合には、上記第１のアドレスラ
   ッチの今回の全アドレス信号のラッチ動作が終了すると
   直ちに上記第２のアドレスラッチに信号をラッチさせて
   上記メモリへの今回のデータ書き込み動作を開始させる
   機能を有していることを特徴とする請求項１記載のマイ
   クロコンピュータシステム。 ３、上記制御回路が、上記メモリへの前回の書き込み動
   作の終了が上記周辺ＬＳＩからの今回の全アドレス信号
   の出力開始よりも遅く且つデータ信号の出力開始よりも
   早い場合には、前回のデータ書き込み動作が終了する直
   ちにに上記第２のアドレスラッチに信号をラッチさせて
   上記メモリへの今回のデータ書き込み動作を開始させる
   機能を有していることを特徴とする請求項１記載のマイ
   クロコンピュータシステム。