JP3201490B2 - 時分割多重装置 - Google Patents
時分割多重装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、時分割多重化装置に
関するものである。
関するものである。
【０００２】
【従来の技術】図７は従来の時分割多重化装置を示すブ
ロック図である。図において、１ａ〜１ｎは端末からの
低速データあるいは端末への低速データが出力される低
速回線、２ａ〜２ｎは高品質セラミック基板上にＣｏｍ
ｐｕｔｅｒ Ａｓｓｉｓｅｄ Ｒｅｓｅａｒｃｈ ａｎ
ｄ Ｄｅｓｉｇｎ方式によりハイパブリックＩＣとして
種々の素子を構成した端末カード（以下、カードとい
う）であり、これら端末カード２ａ〜２ｎは、それぞれ
前記低速回線１ａ〜１ｎに接続されている。
ロック図である。図において、１ａ〜１ｎは端末からの
低速データあるいは端末への低速データが出力される低
速回線、２ａ〜２ｎは高品質セラミック基板上にＣｏｍ
ｐｕｔｅｒ Ａｓｓｉｓｅｄ Ｒｅｓｅａｒｃｈ ａｎ
ｄ Ｄｅｓｉｇｎ方式によりハイパブリックＩＣとして
種々の素子を構成した端末カード（以下、カードとい
う）であり、これら端末カード２ａ〜２ｎは、それぞれ
前記低速回線１ａ〜１ｎに接続されている。
【０００３】３はタイミングコントローラ、４はアドレ
スバス、５ａ〜５ｎは高速回線カード、６ａ〜６ｎは音
声圧縮回路等が構成された共通カードであり、アドレス
バス４は、タイミングコントローラ３と端末カード２ａ
〜２ｎと高速回線カード５ａ〜５ｎおよび共通カード６
ａ〜６ｎとを接続している。なお、前記端末カード２ａ
〜２ｎと前記高速回線カード５ａ〜５ｎおよび共通カー
ド６ａ〜６ｎには、全てそれぞれ異なったカードアドレ
スが設定されている。７ａ〜７ｎは高速データが出力さ
れ、前記高速回線カード５ａ〜５ｎにそれぞれ接続され
ている高速回線、８は前記端末カード２ａ〜２ｎと高速
回線カード５ａ〜５ｎと共通カード６ａ〜６ｎおよび後
述するダブルバファ１０とを接続している出力バス、９
は前記端末カード２ａ〜２ｎと高速回線カード５ａ〜５
ｎ、共通カード６ａ〜６ｎおよびダブルバファ１０とを
接続している入力バス、１０は前記ダブルバファであ
り、ＲＡＭにより構成されている。
スバス、５ａ〜５ｎは高速回線カード、６ａ〜６ｎは音
声圧縮回路等が構成された共通カードであり、アドレス
バス４は、タイミングコントローラ３と端末カード２ａ
〜２ｎと高速回線カード５ａ〜５ｎおよび共通カード６
ａ〜６ｎとを接続している。なお、前記端末カード２ａ
〜２ｎと前記高速回線カード５ａ〜５ｎおよび共通カー
ド６ａ〜６ｎには、全てそれぞれ異なったカードアドレ
スが設定されている。７ａ〜７ｎは高速データが出力さ
れ、前記高速回線カード５ａ〜５ｎにそれぞれ接続され
ている高速回線、８は前記端末カード２ａ〜２ｎと高速
回線カード５ａ〜５ｎと共通カード６ａ〜６ｎおよび後
述するダブルバファ１０とを接続している出力バス、９
は前記端末カード２ａ〜２ｎと高速回線カード５ａ〜５
ｎ、共通カード６ａ〜６ｎおよびダブルバファ１０とを
接続している入力バス、１０は前記ダブルバファであ
り、ＲＡＭにより構成されている。
【０００４】１１は前記タイミングコントローラ３とダ
ブルバファ１０とを接続し、該タイミングコントローラ
３から出力される書込みアドレスをダブルバファ１０に
供給する書込用アドレスバス、１２は前記タイミングコ
ントローラ３とダブルバファ１０とを接続し、該タイミ
ングコントローラ３から出力される読出しアドレスをダ
ブルバファ１０に供給する読出用アドレスバス、１３は
前記タイミングコントローラ３とダブルバファ１０とを
接続し、該タイミングコントローラ３から出力される制
御信号をダブルバファ１０に供給する制御信号線であ
る。
ブルバファ１０とを接続し、該タイミングコントローラ
３から出力される書込みアドレスをダブルバファ１０に
供給する書込用アドレスバス、１２は前記タイミングコ
ントローラ３とダブルバファ１０とを接続し、該タイミ
ングコントローラ３から出力される読出しアドレスをダ
ブルバファ１０に供給する読出用アドレスバス、１３は
前記タイミングコントローラ３とダブルバファ１０とを
接続し、該タイミングコントローラ３から出力される制
御信号をダブルバファ１０に供給する制御信号線であ
る。
【０００５】また、図８はカードアドレスおよび入力バ
ス上データ、出力バス上データを模式的に示すタイミン
グチャートであり、カードアドレス２０，２１はタイミ
ングコントローラ３からアドレスバス４に出力される。
そして、この例ではカードアドレス２０の示すアドレス
値は“Ａ”を示し、カードアドレス２１の示すアドレス
値は“Ｂ”を示している。また、入力バス上データ２
２，２３は、入力バス９に出力されるデータ、出力バス
上データ２４，２５は出力バス８に出力されるデータで
ある。
ス上データ、出力バス上データを模式的に示すタイミン
グチャートであり、カードアドレス２０，２１はタイミ
ングコントローラ３からアドレスバス４に出力される。
そして、この例ではカードアドレス２０の示すアドレス
値は“Ａ”を示し、カードアドレス２１の示すアドレス
値は“Ｂ”を示している。また、入力バス上データ２
２，２３は、入力バス９に出力されるデータ、出力バス
上データ２４，２５は出力バス８に出力されるデータで
ある。
【０００６】次に動作について図７，図８を用いて説明
する。この例では、端末カード２ａのカードアドレスが
“Ａ”に設定され、高速回線カード５ａのカードアドレ
スが“Ｂ”に設定されている。図７において、端末から
の低速データが低速回線１ａ〜１ｎを介して端末カード
２ａ〜２ｎにそれぞれ取込まれると、該端末カード２ａ
〜２ｎは、アドレスバス４に出力されたカードアドレス
２０，２１のアドレス値を調べ、端末カード２ａが自分
のカードアドレスとアドレスバス４に出力されたカード
アドレス２０とが等しいことを確認すると、低速回線か
ら取込んだデータを入力バス９へ出力する（図８の２２
参照）。
する。この例では、端末カード２ａのカードアドレスが
“Ａ”に設定され、高速回線カード５ａのカードアドレ
スが“Ｂ”に設定されている。図７において、端末から
の低速データが低速回線１ａ〜１ｎを介して端末カード
２ａ〜２ｎにそれぞれ取込まれると、該端末カード２ａ
〜２ｎは、アドレスバス４に出力されたカードアドレス
２０，２１のアドレス値を調べ、端末カード２ａが自分
のカードアドレスとアドレスバス４に出力されたカード
アドレス２０とが等しいことを確認すると、低速回線か
ら取込んだデータを入力バス９へ出力する（図８の２２
参照）。
【０００７】この出力されたデータは、制御信号線１３
により供給される制御信号を基に、書込用アドレスバス
１１上の書込みアドレスの示すＲＡＭエリアへ、図８の
２２に示すタイミングで書き込まれるが、一方、読出用
アドレスバス１２上の読出しアドレスの示すＲＡＭエリ
アに格納されているデータは、制御信号線１３により供
給される制御信号を基に読み出され、出力バス８に出力
され、端末カード２ａが、このデータを取込む（図８の
２４参照）。
により供給される制御信号を基に、書込用アドレスバス
１１上の書込みアドレスの示すＲＡＭエリアへ、図８の
２２に示すタイミングで書き込まれるが、一方、読出用
アドレスバス１２上の読出しアドレスの示すＲＡＭエリ
アに格納されているデータは、制御信号線１３により供
給される制御信号を基に読み出され、出力バス８に出力
され、端末カード２ａが、このデータを取込む（図８の
２４参照）。
【０００８】次に、アドレスバス４に出力されたカード
アドレス２１が、高速回線カード５ａのカードアドレス
と一致すると、ダブルバファ１０のＲＡＭエリアに書き
込まれた、低速回線から取込んだデータが出力バス８に
出力される。この高速回線カード５ａは、出力バス８に
出力されたデータを取込み（図８の２５参照）、高速回
線７ａへ出力する一方、制御信号線１３により供給され
る制御信号を基に、書込用アドレスバス１１上の書込み
アドレスの示すＲＡＭエリアに図８の２３に示すタイミ
ングで、高速回線７ａから取込んだデータを書き込む。
アドレス２１が、高速回線カード５ａのカードアドレス
と一致すると、ダブルバファ１０のＲＡＭエリアに書き
込まれた、低速回線から取込んだデータが出力バス８に
出力される。この高速回線カード５ａは、出力バス８に
出力されたデータを取込み（図８の２５参照）、高速回
線７ａへ出力する一方、制御信号線１３により供給され
る制御信号を基に、書込用アドレスバス１１上の書込み
アドレスの示すＲＡＭエリアに図８の２３に示すタイミ
ングで、高速回線７ａから取込んだデータを書き込む。
【０００９】従来の時分割多重化装置は上述したシーケ
ンスにより行われており、音声圧縮を行う時は、端末カ
ード→ダブルバファＲＡＭ→共通カード→ダブルバファ
ＲＡＭ→高速回線カードの順でデータが転送されること
になる。
ンスにより行われており、音声圧縮を行う時は、端末カ
ード→ダブルバファＲＡＭ→共通カード→ダブルバファ
ＲＡＭ→高速回線カードの順でデータが転送されること
になる。
【００１０】
【発明が解決しようとする課題】従来の時分割多重化装
置は以上のように構成されているので、ダブルバファを
構成するＲＡＭにおけるデータ書き込み、および読み出
しに要する時間に対応する切換時間だけ遅延が生ずる問
題があり、さらにＲＡＭを制御するための複雑な周辺回
路を設けなければならず、この周辺回路を実装するため
に大きなスペースを要するなどの問題があった。
置は以上のように構成されているので、ダブルバファを
構成するＲＡＭにおけるデータ書き込み、および読み出
しに要する時間に対応する切換時間だけ遅延が生ずる問
題があり、さらにＲＡＭを制御するための複雑な周辺回
路を設けなければならず、この周辺回路を実装するため
に大きなスペースを要するなどの問題があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、データの転送速度を上げると共
に、ＲＡＭおよび周辺回路を不要とすることで実装密度
を上げることのできる、時分割多重化装置を実現するこ
とを目的とする。
ためになされたもので、データの転送速度を上げると共
に、ＲＡＭおよび周辺回路を不要とすることで実装密度
を上げることのできる、時分割多重化装置を実現するこ
とを目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明に係る時
分割多重化装置は、識別可能な固有のアドレスを有し、
上記の第１回線から入力したデータを内部のデータバス
に出力すると共に上記データバスから入力したデータを
上記第１回線に出力する複数の第１カードと、識別可能
な固有のアドレスを有し、上記の第２回線から入力した
データを上記データバスに出力すると共に上記データバ
スから入力したデータを上記第２回線に出力する複数の
第２カードと、上記第１カードおよび第２カードに内部
のアドレスバスを介して接続され、いずれかの第１カー
ドおよびいずれかの第２カードのアドレスを示す一対の
アドレス信号を所定のタイミングで上記アドレスバスに
発生するタイミングコントローラとを備え、上記一対の
アドレス信号の一方が自己の有するアドレスであった場
合、上記第 １カードは上記第１回線のデータを上記デー
タバスに出力し第２カードはそのデータを第２回線に出
力すると共に、後のタイミングで上記第２カードは上記
第２回線のデータを上記データバスに出力し第１カード
はそのデータを上記第１回線に出力するものである。
分割多重化装置は、識別可能な固有のアドレスを有し、
上記の第１回線から入力したデータを内部のデータバス
に出力すると共に上記データバスから入力したデータを
上記第１回線に出力する複数の第１カードと、識別可能
な固有のアドレスを有し、上記の第２回線から入力した
データを上記データバスに出力すると共に上記データバ
スから入力したデータを上記第２回線に出力する複数の
第２カードと、上記第１カードおよび第２カードに内部
のアドレスバスを介して接続され、いずれかの第１カー
ドおよびいずれかの第２カードのアドレスを示す一対の
アドレス信号を所定のタイミングで上記アドレスバスに
発生するタイミングコントローラとを備え、上記一対の
アドレス信号の一方が自己の有するアドレスであった場
合、上記第 １カードは上記第１回線のデータを上記デー
タバスに出力し第２カードはそのデータを第２回線に出
力すると共に、後のタイミングで上記第２カードは上記
第２回線のデータを上記データバスに出力し第１カード
はそのデータを上記第１回線に出力するものである。
【００１３】請求項２の発明に係る時分割多重化装置
は、識別可能な固有のアドレスを有し、上記の第１回線
から入力したデータを内部のデータバスに出力すると共
に上記データバスから入力したデータを上記第１回線に
出力する複数の第１カードと、識別可能な固有のアドレ
スを有し、上記の第２回線から入力したデータを上記デ
ータバスに出力すると共に上記データバスから入力した
データを上記第２回線に出力する複数の第２カードと、
上記第１カードおよび第２カードに各々接続された第１
アドレスバスと、上記第１カードおよび第２カードに各
々接続された第２アドレスバスと、上記第１アドレスバ
スおよび第２アドレスバスに接続され、いずれかの第１
カードおよびいずれかの第２カードのアドレスを示す一
対のアドレス信号を、所定のタイミングで上記第１アド
レスバスおよび第２アドレスバスに発生するタイミング
コントローラとを備え、上記一対のアドレス信号の一方
が自己の有するアドレスであった場合、上記第１カード
は上記第１回線のデータを上記データバスに出力し第２
カードはそのデータを第２回線に出力すると共に、後の
タイミングで上記第２カードは上記第２回線のデータを
上記データバスに出力し第１カードはそのデータを上記
第１回線に出力するものである。
は、識別可能な固有のアドレスを有し、上記の第１回線
から入力したデータを内部のデータバスに出力すると共
に上記データバスから入力したデータを上記第１回線に
出力する複数の第１カードと、識別可能な固有のアドレ
スを有し、上記の第２回線から入力したデータを上記デ
ータバスに出力すると共に上記データバスから入力した
データを上記第２回線に出力する複数の第２カードと、
上記第１カードおよび第２カードに各々接続された第１
アドレスバスと、上記第１カードおよび第２カードに各
々接続された第２アドレスバスと、上記第１アドレスバ
スおよび第２アドレスバスに接続され、いずれかの第１
カードおよびいずれかの第２カードのアドレスを示す一
対のアドレス信号を、所定のタイミングで上記第１アド
レスバスおよび第２アドレスバスに発生するタイミング
コントローラとを備え、上記一対のアドレス信号の一方
が自己の有するアドレスであった場合、上記第１カード
は上記第１回線のデータを上記データバスに出力し第２
カードはそのデータを第２回線に出力すると共に、後の
タイミングで上記第２カードは上記第２回線のデータを
上記データバスに出力し第１カードはそのデータを上記
第１回線に出力するものである。
【００１４】請求項３の発明に係る時分割多重化装置
は、識別可能な固有のアドレスを有し、上記第１回線か
ら入力したデータを内部の第１データバスに出力すると
共に内部の第２データバスから入力したデータを上記第
１回線に出力する複数の第１カードと、識別可能な固有
のアドレスを有し、上記第２回線から入力したデータを
上記第２データバスに出力すると共に上記第１データバ
スから入力したデータを上記第２回線に出力する複数の
第２カードと、上記第１カードおよび第２カードにアド
レスバスを介して接続され、いずれかの第１カードおよ
びいずれかの第２ カードのアドレスを示す一対のアドレ
ス信号を、所定のタイミングで上記アドレスバスに発生
するタイミングコントローラとを備え、上記一対のアド
レス信号の一方が自己の有するアドレスであった場合、
上記第１カードは上記第１回線のデータを上記第１デー
タバスに出力し第２カードはそのデータを第２回線に出
力すると共に、上記第２カードは第２回線のデータを上
記第２データバスに出力し第１カードはそのデータを第
１回線に出力するものである。
は、識別可能な固有のアドレスを有し、上記第１回線か
ら入力したデータを内部の第１データバスに出力すると
共に内部の第２データバスから入力したデータを上記第
１回線に出力する複数の第１カードと、識別可能な固有
のアドレスを有し、上記第２回線から入力したデータを
上記第２データバスに出力すると共に上記第１データバ
スから入力したデータを上記第２回線に出力する複数の
第２カードと、上記第１カードおよび第２カードにアド
レスバスを介して接続され、いずれかの第１カードおよ
びいずれかの第２ カードのアドレスを示す一対のアドレ
ス信号を、所定のタイミングで上記アドレスバスに発生
するタイミングコントローラとを備え、上記一対のアド
レス信号の一方が自己の有するアドレスであった場合、
上記第１カードは上記第１回線のデータを上記第１デー
タバスに出力し第２カードはそのデータを第２回線に出
力すると共に、上記第２カードは第２回線のデータを上
記第２データバスに出力し第１カードはそのデータを第
１回線に出力するものである。
【００１５】
【作用】請求項１〜３の発明における時分割多重化装置
は、ＲＡＭを介することなく、カード間で直接データ転
送を行うので、データの転送速度を上げることが出来る
と共に、ＲＡＭおよび周辺回路を不要とすることで実装
密度を上げることが出来る。
は、ＲＡＭを介することなく、カード間で直接データ転
送を行うので、データの転送速度を上げることが出来る
と共に、ＲＡＭおよび周辺回路を不要とすることで実装
密度を上げることが出来る。
【００１６】
【実施例】実施例１． 以下、請求項１の発明の一実施例を図について説明す
る。図１は請求項１の発明の実施例による時分割多重化
装置を示すブロック図である。図において、１ａ〜１ｎ
は端末からの低速データあるいは端末への低速データが
出力される低速回線、２ａ〜２ｎはそれぞれ異なったカ
ードアドレスが設定されている端末カードであり、この
実施例では、端末カード２ａにはアドレス“Ａ”が設定
され、端末カード２ａ〜２ｎは、それぞれ前記低速回線
１ａ〜１ｎに接続されている。３はタイミングコントロ
ーラ、４はアドレスバス、５ａ〜５ｎは高速回線カー
ド、６ａ〜６ｎは音声圧縮回路等が構成された共通カー
ドである。アドレスバス４はタイミングコントローラ３
と端末カード２ａ〜２ｎと高速回線カード５ａ〜５ｎお
よび共通カード６ａ〜６ｎとを接続している。また、前
記高速回線カード５ａ〜５ｎおよび共通カード６ａ〜６
ｎには、それぞれ異なったカードアドレスが設定されて
いる。なお、この実施例では、高速回線カード５ａには
アドレス“Ｂ”が設定されている。
る。図１は請求項１の発明の実施例による時分割多重化
装置を示すブロック図である。図において、１ａ〜１ｎ
は端末からの低速データあるいは端末への低速データが
出力される低速回線、２ａ〜２ｎはそれぞれ異なったカ
ードアドレスが設定されている端末カードであり、この
実施例では、端末カード２ａにはアドレス“Ａ”が設定
され、端末カード２ａ〜２ｎは、それぞれ前記低速回線
１ａ〜１ｎに接続されている。３はタイミングコントロ
ーラ、４はアドレスバス、５ａ〜５ｎは高速回線カー
ド、６ａ〜６ｎは音声圧縮回路等が構成された共通カー
ドである。アドレスバス４はタイミングコントローラ３
と端末カード２ａ〜２ｎと高速回線カード５ａ〜５ｎお
よび共通カード６ａ〜６ｎとを接続している。また、前
記高速回線カード５ａ〜５ｎおよび共通カード６ａ〜６
ｎには、それぞれ異なったカードアドレスが設定されて
いる。なお、この実施例では、高速回線カード５ａには
アドレス“Ｂ”が設定されている。
【００１７】７ａ〜７ｎは高速データが出力され、前記
高速回線カード５ａ〜５ｎにそれぞれ接続されている高
速回線、３０は前記端末カード２ａ〜２ｎと高速回線カ
ード５ａ〜５ｎと共通カード６ａ〜６ｎとを接続してい
る双方向バスである。
高速回線カード５ａ〜５ｎにそれぞれ接続されている高
速回線、３０は前記端末カード２ａ〜２ｎと高速回線カ
ード５ａ〜５ｎと共通カード６ａ〜６ｎとを接続してい
る双方向バスである。
【００１８】また、図２は、カードアドレスおよび双方
向バスに出力されるデータを模式的に示すタイミングチ
ャートである。一対のカードアドレス３１，３２は、タ
イミングコントローラ３からアドレスバス４に出力され
る。そして、カードアドレス３１の示すアドレス値は
“Ａ”を示し、カードアドレス３２の示すアドレス値は
“Ｂ”を示している。双方向バス上データ３３，３４
は、双方向バス３０に出力されたデータである。
向バスに出力されるデータを模式的に示すタイミングチ
ャートである。一対のカードアドレス３１，３２は、タ
イミングコントローラ３からアドレスバス４に出力され
る。そして、カードアドレス３１の示すアドレス値は
“Ａ”を示し、カードアドレス３２の示すアドレス値は
“Ｂ”を示している。双方向バス上データ３３，３４
は、双方向バス３０に出力されたデータである。
【００１９】次に請求項１の発明の動作について図１、
図２を用いて説明する。図１において、端末カード２ａ
〜２ｎ、高速回線カード５ａ〜５ｎ、共通カード６ａ〜
６ｎが、アドレスバス４上に出力されるカードアドレス
のアドレス値を調べ、タイミングコントローラ３が、図
２に示す一対のカードアドレス３１，３２を出力する。
これらカードは、自らに設定されているアドレスが前記
一対のカードアドレスの前の方のカードアドレスと等し
いと、まず双方向バス３０にデータを出力し、次のタイ
ミングで双方向バス３０上のデータを取込むが、一方、
自らに設定されたアドレスが前記一対のカードアドレス
の後の方のカードアドレスと等しいと、まず双方向バス
３０上のデータを取込み、次のタイミングで双方向バス
３０にデータを出力する。従って、端末カード２ａは、
図２に示すカードアドレス３１が自分のカードアドレス
に等しいことを知ると、まず双方向バス３０に低速回線
から取込んだデータを出力し、次のタイミングで双方向
バス３０上のデータ（次に述べる高速回線カード５ａが
双方向バス３０に出力するデータ）を取込む。
図２を用いて説明する。図１において、端末カード２ａ
〜２ｎ、高速回線カード５ａ〜５ｎ、共通カード６ａ〜
６ｎが、アドレスバス４上に出力されるカードアドレス
のアドレス値を調べ、タイミングコントローラ３が、図
２に示す一対のカードアドレス３１，３２を出力する。
これらカードは、自らに設定されているアドレスが前記
一対のカードアドレスの前の方のカードアドレスと等し
いと、まず双方向バス３０にデータを出力し、次のタイ
ミングで双方向バス３０上のデータを取込むが、一方、
自らに設定されたアドレスが前記一対のカードアドレス
の後の方のカードアドレスと等しいと、まず双方向バス
３０上のデータを取込み、次のタイミングで双方向バス
３０にデータを出力する。従って、端末カード２ａは、
図２に示すカードアドレス３１が自分のカードアドレス
に等しいことを知ると、まず双方向バス３０に低速回線
から取込んだデータを出力し、次のタイミングで双方向
バス３０上のデータ（次に述べる高速回線カード５ａが
双方向バス３０に出力するデータ）を取込む。
【００２０】一方、これと並行して、高速回線カード５
ａは、図２に示すカードアドレス３２が自分のカードア
ドレスに等しいことを知ると、まず双方向バス３０に端
末カード２ａが出力したデータを取込み、次のタイミン
グで高速回線７ａから取込んだデータを双方向バス３０
に出力する。この結果、一対のカードアドレスの前が端
末カード２ａのカードアドレスと等しく、後が高速回線
カード５ａのカードアドレスと等しいので、端末回線１
ａからのデータが、最初に双方向バス３０を介して高速
回線７ａに転送され（図２の３３参照）、次いで高速回
線７ａからのデータが双方向バス３０を介して低速回線
１ａに転送されることになる（図２の３４参照）。な
お、この実施例において音声圧縮を行う場合には、低速
回線から取込まれたデータが端末カードから共通カード
へ転送され、転送されたデータに対し音声圧縮が行わ
れ、次いで、音声圧縮されたデータは、共通カードから
高速回線カードに転送され高速回線に出力されることに
なる。
ａは、図２に示すカードアドレス３２が自分のカードア
ドレスに等しいことを知ると、まず双方向バス３０に端
末カード２ａが出力したデータを取込み、次のタイミン
グで高速回線７ａから取込んだデータを双方向バス３０
に出力する。この結果、一対のカードアドレスの前が端
末カード２ａのカードアドレスと等しく、後が高速回線
カード５ａのカードアドレスと等しいので、端末回線１
ａからのデータが、最初に双方向バス３０を介して高速
回線７ａに転送され（図２の３３参照）、次いで高速回
線７ａからのデータが双方向バス３０を介して低速回線
１ａに転送されることになる（図２の３４参照）。な
お、この実施例において音声圧縮を行う場合には、低速
回線から取込まれたデータが端末カードから共通カード
へ転送され、転送されたデータに対し音声圧縮が行わ
れ、次いで、音声圧縮されたデータは、共通カードから
高速回線カードに転送され高速回線に出力されることに
なる。
【００２１】実施例２． 次に、請求項２の発明の一実施例を図について説明す
る。図３は請求項２の発明の一実施例による時分割多重
化装置を示すブロック図である。この図において、図１
と同一又は相当部分には同一符号を付して説明を省略す
る。この実施例では、タイミングコントローラ３と端末
カード２ａ〜２ｎ、高速回線カード５ａ〜５ｎ、共通カ
ード６ａ〜６ｎとを接続するアドレスバスが、第１のア
ドレスバス４０および第２のアドレスバス４１の２系統
のバスにより構成されており、第１のアドレスバス４０
は、転送元アドレス用のバスである。第２のアドレスバ
ス４１は、転送先アドレス用のバスである。まず、タイ
ミングコントローラ３は第１のアドレスバス４０にデー
タの転送元のカードを指定するためのカードアドレス４
２を出力する。一方、また、タイミングコントローラ３
は第２のアドレスバス４１にデータの転送先のカードを
指定するためのカードアドレス４３を出力する（図４参
照）と、端末カード２ａは、カードアドレス４２のアド
レス値が自分のアドレスに等しいことを知ると同時に、
データの転送元であることを知り、まず双方向バス３０
に低速回線から取込んだデータを出力する、そして、次
のタイミングで双方向バス３０上のデータ（次に述べる
高速回線カード５ａが双方向バス３０に出力するデー
タ）を取込む。
る。図３は請求項２の発明の一実施例による時分割多重
化装置を示すブロック図である。この図において、図１
と同一又は相当部分には同一符号を付して説明を省略す
る。この実施例では、タイミングコントローラ３と端末
カード２ａ〜２ｎ、高速回線カード５ａ〜５ｎ、共通カ
ード６ａ〜６ｎとを接続するアドレスバスが、第１のア
ドレスバス４０および第２のアドレスバス４１の２系統
のバスにより構成されており、第１のアドレスバス４０
は、転送元アドレス用のバスである。第２のアドレスバ
ス４１は、転送先アドレス用のバスである。まず、タイ
ミングコントローラ３は第１のアドレスバス４０にデー
タの転送元のカードを指定するためのカードアドレス４
２を出力する。一方、また、タイミングコントローラ３
は第２のアドレスバス４１にデータの転送先のカードを
指定するためのカードアドレス４３を出力する（図４参
照）と、端末カード２ａは、カードアドレス４２のアド
レス値が自分のアドレスに等しいことを知ると同時に、
データの転送元であることを知り、まず双方向バス３０
に低速回線から取込んだデータを出力する、そして、次
のタイミングで双方向バス３０上のデータ（次に述べる
高速回線カード５ａが双方向バス３０に出力するデー
タ）を取込む。
【００２２】一方、これと並行して、高速回線カード５
ａはカードアドレス４３が自分のアドレスに等しいこと
を知ると同時に、データの転送先であることを知り、ま
ず端末カード２ａが双方向バス３０に出力したデータを
取込む。そして、次のタイミングで高速回線７ａから取
込んだデータを双方向バス３０に出力する。この結果、
転送元のカードを指定するカードアドレスが端末カード
２ａのアドレスと等しく、転送先のカードを指定するた
めのカードアドレスが高速回線カード５ａのアドレスと
等しいので、端末回線１ａからのデータが、最初に双方
向バス３０を介して高速回線７ａに転送され（図４の４
４参照）、次いで高速回線７ａからのデータが低速回線
１ａに転送されることになる（図４の４５参照）。
ａはカードアドレス４３が自分のアドレスに等しいこと
を知ると同時に、データの転送先であることを知り、ま
ず端末カード２ａが双方向バス３０に出力したデータを
取込む。そして、次のタイミングで高速回線７ａから取
込んだデータを双方向バス３０に出力する。この結果、
転送元のカードを指定するカードアドレスが端末カード
２ａのアドレスと等しく、転送先のカードを指定するた
めのカードアドレスが高速回線カード５ａのアドレスと
等しいので、端末回線１ａからのデータが、最初に双方
向バス３０を介して高速回線７ａに転送され（図４の４
４参照）、次いで高速回線７ａからのデータが低速回線
１ａに転送されることになる（図４の４５参照）。
【００２３】実施例３． 次に、請求項３の発明の一実施例を図について説明す
る。図５は請求項３の発明の一実施例による時分割多重
化装置を示すブロック図である。この図において、図１
と同一又は相当部分には同一符号を付して説明を省略す
る。この実施例では、端末カード２ａ〜２ｎと高速回線
カード５ａ〜５ｎおよび共通カード６ａ〜６ｎを接続す
るデータバスが、第１のデータバス５０と第２のデータ
バス５１との２系統のバスにより構成されており、第１
のデータバス５０は、低速回線１ａ〜１ｎのデータを高
速回線７ａ〜７ｎに転送するデータバス、第２のデータ
バス５１は、高速回線７ａ〜７ｎのデータを低速回線１
ａ〜１ｎに転送するデータバスである。まず、タイミン
グコントローラ３はアドレスバス４に図６に示す一対の
カードアドレス５２，５３を出力すると、端末カード２
ａは、図６に示すカードアドレス５２が自分のアドレス
に等しいことを知ると、まず第１のデータバス５０に低
速回線から取込んだデータを出力する。そして、次のタ
イミングあるいは同時に、第２のデータバス５１上のデ
ータ（次に述べる高速回線カード５ａが第２のデータバ
ス５１に出力したデータ）を取込む。
る。図５は請求項３の発明の一実施例による時分割多重
化装置を示すブロック図である。この図において、図１
と同一又は相当部分には同一符号を付して説明を省略す
る。この実施例では、端末カード２ａ〜２ｎと高速回線
カード５ａ〜５ｎおよび共通カード６ａ〜６ｎを接続す
るデータバスが、第１のデータバス５０と第２のデータ
バス５１との２系統のバスにより構成されており、第１
のデータバス５０は、低速回線１ａ〜１ｎのデータを高
速回線７ａ〜７ｎに転送するデータバス、第２のデータ
バス５１は、高速回線７ａ〜７ｎのデータを低速回線１
ａ〜１ｎに転送するデータバスである。まず、タイミン
グコントローラ３はアドレスバス４に図６に示す一対の
カードアドレス５２，５３を出力すると、端末カード２
ａは、図６に示すカードアドレス５２が自分のアドレス
に等しいことを知ると、まず第１のデータバス５０に低
速回線から取込んだデータを出力する。そして、次のタ
イミングあるいは同時に、第２のデータバス５１上のデ
ータ（次に述べる高速回線カード５ａが第２のデータバ
ス５１に出力したデータ）を取込む。
【００２４】一方、これと並行して、高速回線カード５
ａは、図６に示すカードアドレス５３が自分のアドレス
に等しいことを知ると、まず端末カード２ａが第１のデ
ータバス５０に出力したデータを取込む。そして、次の
タイミングあるいは同時に高速回線７ａから取込んだデ
ータを第２のデータバス５１に出力する。この結果、一
対のカードアドレスの前が端末カード２ａのアドレスと
等しく、後が高速回線カード５ａのアドレスと等しいの
で、端末回線１ａからのデータが、第１のデータバス５
０を介して高速回線７ａに転送され（図６の５４参
照）、高速回線７ａからのデータが第２のデータバス５
１を介して低速回線１ａに転送されることになる（図６
の５５参照）。
ａは、図６に示すカードアドレス５３が自分のアドレス
に等しいことを知ると、まず端末カード２ａが第１のデ
ータバス５０に出力したデータを取込む。そして、次の
タイミングあるいは同時に高速回線７ａから取込んだデ
ータを第２のデータバス５１に出力する。この結果、一
対のカードアドレスの前が端末カード２ａのアドレスと
等しく、後が高速回線カード５ａのアドレスと等しいの
で、端末回線１ａからのデータが、第１のデータバス５
０を介して高速回線７ａに転送され（図６の５４参
照）、高速回線７ａからのデータが第２のデータバス５
１を介して低速回線１ａに転送されることになる（図６
の５５参照）。
【００２５】
【発明の効果】以上のように、この請求項１の発明によ
れば、ＲＡＭを介することなく、カード間で直接データ
転送を行うので、データの転送速度を上げることが出来
ると共に、ＲＡＭおよび周辺回路を不要とすることで実
装密度を上げることが出来る効果がある。
れば、ＲＡＭを介することなく、カード間で直接データ
転送を行うので、データの転送速度を上げることが出来
ると共に、ＲＡＭおよび周辺回路を不要とすることで実
装密度を上げることが出来る効果がある。
【００２６】また、この請求項２の発明によれば、ＲＡ
Ｍを介することなく、カード間で直接データ転送を行う
ので、データの転送速度を上げることが可能となり、Ｒ
ＡＭおよび周辺回路を不要とすることで実装密度を上げ
ることが出来、さらに、カードアドレスが出力されてデ
ータの転送が開始されるまでの時間が短縮されるので、
データの転送速度を一層上げることが出来る効果があ
る。
Ｍを介することなく、カード間で直接データ転送を行う
ので、データの転送速度を上げることが可能となり、Ｒ
ＡＭおよび周辺回路を不要とすることで実装密度を上げ
ることが出来、さらに、カードアドレスが出力されてデ
ータの転送が開始されるまでの時間が短縮されるので、
データの転送速度を一層上げることが出来る効果があ
る。
【００２７】また、この請求項３の発明によれば、ＲＡ
Ｍを介することなく、カード間で直接データ転送を行う
ので、データの転送速度を上げることが可能となり、Ｒ
ＡＭおよび周辺回路を不要とすることで実装密度を上げ
ることが出来、さらに、カードアドレスが出力された後
に行われるデータの双方向転送に要する時間が短縮され
る効果がある。
Ｍを介することなく、カード間で直接データ転送を行う
ので、データの転送速度を上げることが可能となり、Ｒ
ＡＭおよび周辺回路を不要とすることで実装密度を上げ
ることが出来、さらに、カードアドレスが出力された後
に行われるデータの双方向転送に要する時間が短縮され
る効果がある。
【図１】請求項１の発明の一実施例による時分割多重化
装置を示すブロック図である。
装置を示すブロック図である。
【図２】図２の時分割多重化装置におけるカードアドレ
スおよび双方向バス上データを模式的に示すタイミング
チャートである。
スおよび双方向バス上データを模式的に示すタイミング
チャートである。
【図３】請求項２の発明の一実施例による時分割多重化
装置を示すブロック図である。
装置を示すブロック図である。
【図４】図３の時分割多重化装置におけるデータの転送
元のカードアドレスと転送先のカードアドレスと双方向
バス上のデータとを模式的に示すタイミングチャートで
ある。
元のカードアドレスと転送先のカードアドレスと双方向
バス上のデータとを模式的に示すタイミングチャートで
ある。
【図５】請求項３の発明の一実施例による時分割多重化
装置を示すブロック図である。
装置を示すブロック図である。
【図６】図５の時分割多重化装置における一対のカード
アドレスと第１，第２のデータバス上のデータとを模式
的に示すタイミングチャートである。
アドレスと第１，第２のデータバス上のデータとを模式
的に示すタイミングチャートである。
【図７】従来の時分割多重化装置を示すブロック図であ
る。
る。
【図８】従来の時分割多重化装置におけるカードアドレ
スと入力バス上のデータ、出力バス上のデータとを模式
的に示すタイミングチャートである。
スと入力バス上のデータ、出力バス上のデータとを模式
的に示すタイミングチャートである。
１ａ〜１ｎ 低速回線 ２ａ〜２ｎ 端末カード ３ タイミングコントローラ ４ アドレスバス ５ａ〜５ｎ 高速回線カード ６ａ〜６ｎ 共通カード ７ａ〜７ｎ 高速回線 ３０ 双方向バス ４０ 第１のアドレスバス ４１ 第２のアドレスバス ５０ 第１のデータバス ５１ 第２のデータバス
Claims (3)
- 【請求項１】 外部の第１回線から入力したデータを時
分割多重化させて外部の第２回線に出力する時分割多重
化装置であって、 識別可能な固有のアドレスを有し、上記の第１回線から
入力したデータを内部のデータバスに出力すると共に上
記データバスから入力したデータを上記第１回線に出力
する複数の第１カードと、識別可能な固有のアドレスを
有し、上記の第２回線から入力したデータを上記データ
バスに出力すると共に上記データバスから入力したデー
タを上記第２回線に出力する複数の第２カードと、上記
第１カードおよび第２カードに内部のアドレスバスを介
して接続され、いずれかの第１カードおよびいずれかの
第２カードのアドレスを示す一対のアドレス信号を所定
のタイミングで上記アドレスバスに発生するタイミング
コントローラとを備え、 上記一対のアドレス信号の一方が自己の有するアドレス
であった場合、上記第１カードは上記第１回線のデータ
を上記データバスに出力し第２カードはそのデータを第
２回線に出力すると共に、後のタイミングで上記第２カ
ードは上記第２回線のデータを上記データバスに出力し
第１カードはそのデータを上記第１回線に出力すること
を特徴とする時分割多重化装置。 - 【請求項２】 外部の第１回線から入力したデータを時
分割多重化させて外部の第２回線に出力する時分割多重
化装置であって、 識別可能な固有のアドレスを有し、上記の第１回線から
入力したデータを内部のデータバスに出力すると共に上
記データバスから入力したデータを上記第１回線に出力
する複数の第１カードと、識別可能な固有のアドレスを
有し、上記の第２回線から入力したデータを上記データ
バスに出力すると共に上記データバスから入力したデー
タを上記第２回線に出力する複数の第２カードと、上記
第１カードおよび第２カードに各々接続された第１アド
レスバスと、上記第１カードおよび第２カードに各々接
続された第２アドレスバスと、上記第１アドレスバスお
よび第２アドレスバスに接続され、いずれかの第１カー
ドおよびいずれかの第２カードのアドレスを示す一対の
アドレス信号を、所定のタイミングで上記第１アド レス
バスおよび第２アドレスバスに発生するタイミングコン
トローラとを備え、 上記一対のアドレス信号の一方が自己の有するアドレス
であった場合、上記第１カードは上記第１回線のデータ
を上記データバスに出力し第２カードはそのデータを第
２回線に出力すると共に、後のタイミングで上記第２カ
ードは上記第２回線のデータを上記データバスに出力し
第１カードはそのデータを上記第１回線に出力すること
を特徴とする時分割多重化装置。 - 【請求項３】 外部の第１回線から入力したデータを時
分割多重化させて外部の第２回線に出力する時分割多重
化装置であって、 識別可能な固有のアドレスを有し、上記第１回線から入
力したデータを内部の第１データバスに出力すると共に
内部の第２データバスから入力したデータを上記第１回
線に出力する複数の第１カードと、識別可能な固有のア
ドレスを有し、上記第２回線から入力したデータを上記
第２データバスに出力すると共に上記第１データバスか
ら入力したデータを上記第２回線に出力する複数の第２
カードと、上記第１カードおよび第２カードにアドレス
バスを介して接続され、いずれかの第１カードおよびい
ずれかの第２カードのアドレスを示す一対のアドレス信
号を、所定のタイミングで上記アドレスバスに発生する
タイミングコントローラとを備え、 上記一対のアドレス信号の一方が自己の有するアドレス
であった場合、上記第１カードは上記第１回線のデータ
を上記第１データバスに出力し第２カードはそのデータ
を第２回線に出力すると共に、上記第２カードは第２回
線のデータを上記第２データバスに出力し第１カードは
そのデータを第１回線に出力することを特徴とする時分
割多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30128391A JP3201490B2 (ja) | 1991-10-22 | 1991-10-22 | 時分割多重装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30128391A JP3201490B2 (ja) | 1991-10-22 | 1991-10-22 | 時分割多重装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05113954A JPH05113954A (ja) | 1993-05-07 |
| JP3201490B2 true JP3201490B2 (ja) | 2001-08-20 |
Family
ID=17894964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30128391A Expired - Lifetime JP3201490B2 (ja) | 1991-10-22 | 1991-10-22 | 時分割多重装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201490B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006055514A1 (de) * | 2006-05-24 | 2007-11-29 | Robert Bosch Gmbh | Gateway zum Datentransfer zwischen seriellen Bussen |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108837A (ja) * | 1989-09-21 | 1991-05-09 | Nec Corp | 時分割バス制御回路 |
| JPH03177953A (ja) * | 1989-12-07 | 1991-08-01 | Yokogawa Medical Syst Ltd | データ転送方式 |
-
1991
- 1991-10-22 JP JP30128391A patent/JP3201490B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05113954A (ja) | 1993-05-07 |
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