JPS61259289A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS61259289A JPS61259289A JP60101980A JP10198085A JPS61259289A JP S61259289 A JPS61259289 A JP S61259289A JP 60101980 A JP60101980 A JP 60101980A JP 10198085 A JP10198085 A JP 10198085A JP S61259289 A JPS61259289 A JP S61259289A
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- Japan
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- buffer memory
- display
- register
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
画面表示データを読み出すためのアドレス・カウンタの
外に書込みデータを保持するためのアドレス・カウンタ
を用意し、表示バッファ・メモリの内容を高速複写、移
動することを特徴とする表示制御装置である。
外に書込みデータを保持するためのアドレス・カウンタ
を用意し、表示バッファ・メモリの内容を高速複写、移
動することを特徴とする表示制御装置である。
本発明は、表示制御ｌｌ装置、例えばビット・マツプ方
式のビデオＲＡＭを用いたＣＲＴディスプレイ装置にお
いて、ビデオＲＡＭ内におけるデータの複写及び移動を
高速に行い得るようにした表示制御装置に関するもので
ある。
式のビデオＲＡＭを用いたＣＲＴディスプレイ装置にお
いて、ビデオＲＡＭ内におけるデータの複写及び移動を
高速に行い得るようにした表示制御装置に関するもので
ある。
第３図は従来の表示制御装置の１例を示す図である。第
３図において、１はインタフェース回路、２はバッファ
・メモリ、３はマルチプレクサ、４は表示アドレス・カ
ウンタ、５はタイミング発生器をそれぞれ示している。
３図において、１はインタフェース回路、２はバッファ
・メモリ、３はマルチプレクサ、４は表示アドレス・カ
ウンタ、５はタイミング発生器をそれぞれ示している。
表示制御装置では、画面表示データを保持しているバッ
ファ・メモリ３を順次読み出して行く表示アドレス・カ
ウンタ４が常にタイミング発生器５の出力する表示タイ
ミングに合わせて更新されている。通常、表示内容の変
更は外部のＣＰＵバスなどからインタフェース回路１を
介してのバッファ・メモリへの書込みによって行われる
。従来、表示データの複写や移動は、バッファ・メモリ
２のデータを外部から読み出し、再び書き込むことによ
り行われていた。
ファ・メモリ３を順次読み出して行く表示アドレス・カ
ウンタ４が常にタイミング発生器５の出力する表示タイ
ミングに合わせて更新されている。通常、表示内容の変
更は外部のＣＰＵバスなどからインタフェース回路１を
介してのバッファ・メモリへの書込みによって行われる
。従来、表示データの複写や移動は、バッファ・メモリ
２のデータを外部から読み出し、再び書き込むことによ
り行われていた。
このような動作は、ＣＰＵの制御の下で行われているの
で時間がかかり、ＣＰＵの負担もかなり大きくなる。
で時間がかかり、ＣＰＵの負担もかなり大きくなる。
本発明は、上記の考察に基づくものであって、表示デー
タを格納するバッファ・メモリ内におけるデータの複写
や移動を高速に行い得るようになった表示制御装置を提
供することを目的としている。
タを格納するバッファ・メモリ内におけるデータの複写
や移動を高速に行い得るようになった表示制御装置を提
供することを目的としている。
そしてそのため本発明の表示制御装置は、画面表示デー
タを保持するバッファ・メモリと、該バッファ・メモリ
を順次読み出すべく表示タイミングに合わせて更新され
るバッファ・メモリのアドレスを保持する第１のアドレ
ス・カウンタと、該第１のアドレス・カウンタのカウン
ト・アップ・タイミング及び表示同期信号を発生するタ
イミング発生回路と、上記バッファ・メモリから読み出
した表示データを並列−直列変換するシフトレジスタと
、上記バッファ・メモリのデータを外部から読み書きす
るためのインタフェース回路とを具備する表示制御装置
において、上記バッファ・メモリの書込みアドレスを保
持する第２のアドレス・カウンタと、上記バッファ・メ
モリの読出しデータを一時的に保持し且つこれをバッフ
ァ・メモリの書込みデータとして入力可能ならしめるバ
ッファ・レジスタと、アドレス・カウンタの切換え及び
バッファ・メモリの入力を切換える範囲を指示するため
の範囲指定レジスタと、上記第１のアドレス・カウンタ
の値が上記範囲指定レジスタの示す範囲内にあるか否を
比較する比較器とを有し、上記第１のアドレス・カウン
タの値が上記範囲Ｉ指定レジスタの示す範囲内にある時
には上記第１のアドレス・カウンタの値に従つて上記バ
ッファ・メモリから読み出された表示データを上記バッ
ファ・レジスタに保持し、該バッファ・レジスタの表示
データを上記第２のアドレス・カウンタの示す上記バッ
ファ・メモリの記憶位置に書込み、表示の複写や移動を
可能にしたことを特徴とするものである。
タを保持するバッファ・メモリと、該バッファ・メモリ
を順次読み出すべく表示タイミングに合わせて更新され
るバッファ・メモリのアドレスを保持する第１のアドレ
ス・カウンタと、該第１のアドレス・カウンタのカウン
ト・アップ・タイミング及び表示同期信号を発生するタ
イミング発生回路と、上記バッファ・メモリから読み出
した表示データを並列−直列変換するシフトレジスタと
、上記バッファ・メモリのデータを外部から読み書きす
るためのインタフェース回路とを具備する表示制御装置
において、上記バッファ・メモリの書込みアドレスを保
持する第２のアドレス・カウンタと、上記バッファ・メ
モリの読出しデータを一時的に保持し且つこれをバッフ
ァ・メモリの書込みデータとして入力可能ならしめるバ
ッファ・レジスタと、アドレス・カウンタの切換え及び
バッファ・メモリの入力を切換える範囲を指示するため
の範囲指定レジスタと、上記第１のアドレス・カウンタ
の値が上記範囲指定レジスタの示す範囲内にあるか否を
比較する比較器とを有し、上記第１のアドレス・カウン
タの値が上記範囲Ｉ指定レジスタの示す範囲内にある時
には上記第１のアドレス・カウンタの値に従つて上記バ
ッファ・メモリから読み出された表示データを上記バッ
ファ・レジスタに保持し、該バッファ・レジスタの表示
データを上記第２のアドレス・カウンタの示す上記バッ
ファ・メモリの記憶位置に書込み、表示の複写や移動を
可能にしたことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図である。第１図において、
１１はインタフェース回路、１２はバッファ・メモリ、
１３はマルチプレクサ、１４は表示アドレス・カウンタ
、１５はタイミング発生器、１６はシフトレジスタ、１
７は書込みアドレス・レジスタ、１８は範囲指定レジス
タ、１９は比較器、２０はバッファ・レジスタ、２１は
マルチプレクサをそれぞれ示している。インタフェース
回路１１はＣＰＵバスに接続されている。
発明の１実施例のブロック図である。第１図において、
１１はインタフェース回路、１２はバッファ・メモリ、
１３はマルチプレクサ、１４は表示アドレス・カウンタ
、１５はタイミング発生器、１６はシフトレジスタ、１
７は書込みアドレス・レジスタ、１８は範囲指定レジス
タ、１９は比較器、２０はバッファ・レジスタ、２１は
マルチプレクサをそれぞれ示している。インタフェース
回路１１はＣＰＵバスに接続されている。
ＣＰＵはインタフェース回路１１を介してバッファ・メ
モリ１２の内容を読み書きすることが出来る。バッファ
・メモリ１２はビット・マツプ方式のビデオＲＡＭであ
る。マルチプレクサ１３はＣＰＵからのアドレス、書込
みアドレス・レジスタ１７からのアドレス及び表示アド
レス・レジスタ１４からのアドレスの中の１個を制御信
号に応じて選択するものである。マルチプレクサ１３か
ら出力されたアドレスはバッファ・メモリ１２に送出さ
れる。表示アドレス・カウンタ１４はバッファ・メモリ
１２に対する読出しアドレスを指定するものである。タ
イミング発生器１５は、表示アドレス・カウンタ１４及
び書込みアドレス・レジスタ１７に対してカウント・ア
ップするためのタイミング信号を供給すると共に、表示
同期信号を生成するものである。即ち、レジスタ１４．
１７の値はタイミング信号が供給される度に＋１される
。シフトレジスタ１６の中にはバッファ・メモリ１２か
らの表示データがセントされ、この表示データはシフト
タイミングと同期して１ビツトずつシフトレジスタ１６
から読み出され、ＣＲＴに送られる。書込みアドレス・
レジスタ１７の内容は、バッファ・メモリ１２内におけ
るデータの複写や移動の際の複写先又は移動先を示す書
込みアドレスを示すものである。範囲指定レジスタ１８
の内容は、バッファ・メモリ１２内におけるデータの複
写や移動の際の複写元又は移動元の領域を示すものであ
る。比較器１９は、表示アドレス・カウンタ１４の値が
範囲指定レジスタ１８で指定された領域内にあるか否か
を調べるものである。
モリ１２の内容を読み書きすることが出来る。バッファ
・メモリ１２はビット・マツプ方式のビデオＲＡＭであ
る。マルチプレクサ１３はＣＰＵからのアドレス、書込
みアドレス・レジスタ１７からのアドレス及び表示アド
レス・レジスタ１４からのアドレスの中の１個を制御信
号に応じて選択するものである。マルチプレクサ１３か
ら出力されたアドレスはバッファ・メモリ１２に送出さ
れる。表示アドレス・カウンタ１４はバッファ・メモリ
１２に対する読出しアドレスを指定するものである。タ
イミング発生器１５は、表示アドレス・カウンタ１４及
び書込みアドレス・レジスタ１７に対してカウント・ア
ップするためのタイミング信号を供給すると共に、表示
同期信号を生成するものである。即ち、レジスタ１４．
１７の値はタイミング信号が供給される度に＋１される
。シフトレジスタ１６の中にはバッファ・メモリ１２か
らの表示データがセントされ、この表示データはシフト
タイミングと同期して１ビツトずつシフトレジスタ１６
から読み出され、ＣＲＴに送られる。書込みアドレス・
レジスタ１７の内容は、バッファ・メモリ１２内におけ
るデータの複写や移動の際の複写先又は移動先を示す書
込みアドレスを示すものである。範囲指定レジスタ１８
の内容は、バッファ・メモリ１２内におけるデータの複
写や移動の際の複写元又は移動元の領域を示すものであ
る。比較器１９は、表示アドレス・カウンタ１４の値が
範囲指定レジスタ１８で指定された領域内にあるか否か
を調べるものである。
パ゛ツファ・レジスタ２０は、バッファ・メモリ１２か
ら読み出されたデータを一時的に保持するものである。
ら読み出されたデータを一時的に保持するものである。
マルチプレクサ２１は、インタフェース回路１１からの
データ、バッファ・レジスタ２０からのデータ及び“０
”データを制御信号に応じて選択するものである。マル
チプレクサ２１から出力されるデータがバッファ・メモ
リ１２の書込みデータとなる。
データ、バッファ・レジスタ２０からのデータ及び“０
”データを制御信号に応じて選択するものである。マル
チプレクサ２１から出力されるデータがバッファ・メモ
リ１２の書込みデータとなる。
第２図は表示、複写又は移動のための書込み及びＣＰＵ
に対して割当られたバッファ・メモリ使用時間の１例を
示す図である。最初の７５０ｎｓは表示のために割当ら
れ、次の７５０ｎｓは複写又は移動のための書込みに割
当られ、次の７５０ｎｓはＣＰ［Ｊのために割当られて
いる。以下、図示の通りである。
に対して割当られたバッファ・メモリ使用時間の１例を
示す図である。最初の７５０ｎｓは表示のために割当ら
れ、次の７５０ｎｓは複写又は移動のための書込みに割
当られ、次の７５０ｎｓはＣＰ［Ｊのために割当られて
いる。以下、図示の通りである。
第１図の実施例は下記のように動作する。ＣＰＩＪはデ
ータの複写を行う場合、表示アドレス・カウンタ１４、
書込みアドレス・レジスタ１７及び範囲指定レジスタ１
８に所望の値をセットする。
ータの複写を行う場合、表示アドレス・カウンタ１４、
書込みアドレス・レジスタ１７及び範囲指定レジスタ１
８に所望の値をセットする。
表示期間（第２図参照）において表示アドレス・カウン
タ１４で指定されたバッファ・メモリ１２のデータが読
み出され、読出しデータはバッファ・レジスタ２０及び
シフトレジスタ１６にセットされる。なお、表示期間に
おいてリード・アフタ・ライト（ＲＥ八へ ＡＦＴＥＲ
ＷＲＩＴＥ ）動作を行うようにしておけば、読出し記
憶位置に“０”データが書き込まれる。表示アドレス・
カウンタ１４の値が範囲指定レジスタ１８の指定する範
囲内にあれば、書込み期間（第２図参照）において、バ
ッファ・レジスタ２０の内容が書込みアドレス・レジス
タ１７で指定されるバッファ・メモリ１２の記憶位置に
書き込まれる。
タ１４で指定されたバッファ・メモリ１２のデータが読
み出され、読出しデータはバッファ・レジスタ２０及び
シフトレジスタ１６にセットされる。なお、表示期間に
おいてリード・アフタ・ライト（ＲＥ八へ ＡＦＴＥＲ
ＷＲＩＴＥ ）動作を行うようにしておけば、読出し記
憶位置に“０”データが書き込まれる。表示アドレス・
カウンタ１４の値が範囲指定レジスタ１８の指定する範
囲内にあれば、書込み期間（第２図参照）において、バ
ッファ・レジスタ２０の内容が書込みアドレス・レジス
タ１７で指定されるバッファ・メモリ１２の記憶位置に
書き込まれる。
バッファ・メモリ１２を画面表示より広（持っている構
成にすることにより画面表示の表示領域以外への一時的
な退避や退避した画面表示を加工した後の表示領域への
移動などが高速に行うことが出来る。
成にすることにより画面表示の表示領域以外への一時的
な退避や退避した画面表示を加工した後の表示領域への
移動などが高速に行うことが出来る。
以上の説明から明らかなように、本発明によれば、画面
を１画面表示する時間内に表示の複写や移動を行うこと
ができる。
を１画面表示する時間内に表示の複写や移動を行うこと
ができる。
第１図は本発明の１実施例のブロック図、第２図は表示
、複写又は移動のための書込み及びｃｐＵに対して割当
られたバッファ・メモリ使用時間の１例を示す図、第３
図は従来の表示制御装置のブロック図である。 １１・・・インタフェース回路、１２・・・バッファ・
メモリ、１３・・・マルチプレクサ、１４・・・表示ア
ドレス・カウンタ、１５・・・タイミング発生器、１６
・・・シフトレジスタ１．１７・・・書込みアドレス・
レジスタ、１８・・・範囲指定レジスタ、１９・・・比
較器、２０・・・バッファ・レジスタ、２１．・・・マ
ルチプレクサ。
、複写又は移動のための書込み及びｃｐＵに対して割当
られたバッファ・メモリ使用時間の１例を示す図、第３
図は従来の表示制御装置のブロック図である。 １１・・・インタフェース回路、１２・・・バッファ・
メモリ、１３・・・マルチプレクサ、１４・・・表示ア
ドレス・カウンタ、１５・・・タイミング発生器、１６
・・・シフトレジスタ１．１７・・・書込みアドレス・
レジスタ、１８・・・範囲指定レジスタ、１９・・・比
較器、２０・・・バッファ・レジスタ、２１．・・・マ
ルチプレクサ。
Claims (2)
- （１）画面表示データを保持するバッファ・メモリと、
該バッファ・メモリを順次読み出すべく表示タイミング
に合わせて更新されるバッファ・メモリのアドレスを保
持する第１のアドレス・カウンタと、該第１のアドレス
・カウンタのカウント・アップ・タイミング及び表示同
期信号を発生するタイミング発生回路と、上記バッファ
・メモリから読み出した表示データを並列−直列変換す
るシフトレジスタと、上記バッファ・メモリのデータを
外部から読み書きするためのインタフェース回路とを具
備する表示制御装置において、上記バッファ・メモリの
書込みアドレスを保持する第２のアドレス・カウンタと
、上記バッファ・メモリの読出しデータを一時的に保持
し且つこれをバッファ・メモリの書込みデータとして入
力可能ならしめるバッファ・レジスタと、アドレス・カ
ウンタの切換え及びバッファ・メモリの入力を切換える
範囲を指示するための範囲指定レジスタと、上記第１の
アドレス・カウンタの値が上記範囲指定レジスタの示す
範囲内にあるか否を比較する比較器とを有し、上記第１
のアドレス・カウンタの値が上記範囲指定レジスタの示
す範囲内にある時には上記第１のアドレス・カウンタの
値に従って上記バッファ・メモリから読み出された表示
データを上記バッファ・レジスタに保持し、該バッファ
・レジスタの表示データを上記第２のアドレス・カウン
タの示す上記バッファ・メモリの記憶位置に書込み、表
示の複写や移動を可能にしたことを特徴とする表示制御
装置。 - （２）第１のアドレス・カウンタに従って上記バッファ
・メモリから表示データを読み出したときに、上記第１
のアドレス・カウンタの値が上記範囲指定レジスタの示
す範囲内にある場合には、該バッファ・メモリにおける
当該表示データが読み出された記憶位置に、所定のデー
タを書き込むことを特徴とする特許請求の範囲第（１）
項記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101980A JPS61259289A (ja) | 1985-05-13 | 1985-05-13 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101980A JPS61259289A (ja) | 1985-05-13 | 1985-05-13 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259289A true JPS61259289A (ja) | 1986-11-17 |
Family
ID=14315001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60101980A Pending JPS61259289A (ja) | 1985-05-13 | 1985-05-13 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259289A (ja) |
-
1985
- 1985-05-13 JP JP60101980A patent/JPS61259289A/ja active Pending
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